公开(公告)号：JP6745801B2

公开(公告)日：2020-08-26

申请号：JP2017533333

申请日：2015-12-17

Applicant: シーラス ロジック,インコーポレイテッド ,  Cirrus Logic,Inc.

Inventor： ルー、ヤン ,  チョウ、デイヨン ,  ミラー、アントニオ ジェイ. ,  リ、ニン

IPC: H04R3/00 ,  H04R1/10 ,  G10K11/178

公开(公告)号：JP6738827B2

公开(公告)日：2020-08-12

申请号：JP2017550521

申请日：2016-03-16

Applicant: シーラス ロジック,インコーポレイテッド ,  Cirrus Logic,Inc.

Inventor： ダス、テジャスヴィ ,  メランソン、ジョン エル.

IPC: H04R3/00 ,  H03G7/00

公开(公告)号：JP4531146B2

公开(公告)日：2010-08-25

申请号：JP15209197

申请日：1997-06-10

Applicant: シーラス ロジック,インコーポレイテッドCirrus Logic,Inc.

Inventor： 恵介 加藤

IPC: G11B19/02 ,  G11B27/10 ,  G06F3/06 ,  G11B7/00 ,  G11B7/004 ,  G11B7/0045 ,  G11B20/10 ,  G11B20/12 ,  G11B20/14 ,  G11B20/18 ,  G11B27/034 ,  G11B27/36

CPC classification number: G06F3/0601 ,  G06F2003/0692 ,  G11B20/10 ,  G11B20/1426 ,  G11B20/1833 ,  G11B27/034 ,  G11B27/36 ,  G11B2220/213 ,  G11B2220/218 ,  G11B2220/2545

公开(公告)号：JP4346135B2

公开(公告)日：2009-10-21

申请号：JP32462398

申请日：1998-11-16

Applicant: シーラス ロジック,インコーポレイテッドCirrus Logic,Inc.

Inventor： ゾック クリストファー

IPC: G06F11/10 ,  G11B20/18 ,  H03M13/00 ,  H03M13/15 ,  H03M13/29

CPC classification number: H03M13/093 ,  G11B20/18 ,  G11B20/1833 ,  H03M13/1515 ,  H03M13/158 ,  H03M13/29 ,  H03M13/2909

公开(公告)号：JP4152382B2

公开(公告)日：2008-09-17

申请号：JP2004538206

申请日：2003-09-16

Applicant: シーラス ロジック,インコーポレイテッドCirrus Logic,Inc.

Inventor： ヘリング イ， ,  デービッド オリベンバウム，

IPC: H04R3/00 ,  H03F1/00 ,  H03F3/217 ,  H03K17/22

CPC classification number: H03F3/2171

公开(公告)号：JP2008160843A

公开(公告)日：2008-07-10

申请号：JP2007328033

申请日：2007-12-19

Applicant: Cirrus Logic Inc ,  シラス ロジック、インコーポレイテッド

Inventor： PRASAD AMMISETTI V ,  THOMPSON KARL ,  MELANSON JOHN LAURENCE ,  SOMAYAJULA SHYAM

IPC: H03M1/12 ,  G11B20/10 ,  G11C27/02 ,  H03K17/00

CPC classification number: G11C27/024

Abstract: PROBLEM TO BE SOLVED: To provide a sample and hold circuit suitable for mixed signal processing.
SOLUTION: A sample and hold circuit includes a sampling capacitor for storing a sample of an input signal, an output stage for outputting the sample stored on the sampling capacitor, and input circuitry for sampling the input signal and storing the sample on the sampling capacitor. The input circuitry includes an autozeroing input buffer which selectively samples the input signal during a first operating phase and holds a sample of the input signal during a second operating phase. The autozeroing input buffer cancels any offset error. The input circuitry also includes switching circuitry for selectively coupling the sampling capacitor with an input of the sample and hold circuitry during the second operating phase and to an output of the autozeroing input buffer during the first operating phase.
COPYRIGHT: (C)2008,JPO&INPIT

Abstract translation: 要解决的问题：提供适用于混合信号处理的采样和保持电路。 解决方案：采样和保持电路包括用于存储输入信号的采样的采样电容器，用于输出存储在采样电容器上的采样的输出级，以及用于对输入信号进行采样并将样本存储在 采样电容器。 输入电路包括自动调零输入缓冲器，其在第一操作阶段期间选​​择性地采样输入信号，并且在第二操作阶段期间保持输入信号的采样。 自动归零输入缓冲器取消任何偏移误差。 输入电路还包括用于在第二操作阶段期间将采样电容器与采样和保持电路的输入有选择地耦合的开关电路，以及在第一操作阶段期间自动调零输入缓冲器的输出。 版权所有（C）2008，JPO＆INPIT

公开(公告)号：JP3983248B2

公开(公告)日：2007-09-26

申请号：JP2004526175

申请日：2003-07-29

Applicant: シーラス ロジック,インコーポレイテッドCirrus Logic,Inc.

Inventor： ジョン ローレンス メランソン，

IPC: H03M3/02 ,  H03M3/04 ,  H03M7/36

CPC classification number: H03M7/3006 ,  H03M3/35 ,  H03M3/42 ,  H03M3/452 ,  H03M7/302 ,  H03M7/3037

公开(公告)号：JP2007518376A

公开(公告)日：2007-07-05

申请号：JP2006549595

申请日：2005-01-13

Applicant: シーラス ロジック,インコーポレイテッドCirrus Logic,Inc.

Inventor： ジョン エル． メランソン，

IPC: H03M7/32 ,  G10L19/00 ,  H03M3/02 ,  H03M7/00

CPC classification number: H03M7/3011

Abstract: 信号処理システムは、各出力候補ベクトルの量子化誤差ベクトルを決定するために複数の出力候補ベクトル（Ｙｉ）および入力ベクトル（Ｘｉ）を処理するルックアヘッドデルタ・シグマ変調器（５００）を含む。 一実施形態において、量子化誤差ベクトルは、コスト値ベクトルと入力候補ベクトルとの間の差を表す。 ルックアヘッドデルタ・シグマ変調器出力値は、例えば、入力ベクトルＸごとの最小パワー量子化誤差ベクトルを決定し、最小パワー量子化誤差ベクトルに関連する入力候補ベクトルから出力値を選択することにより、量子化誤差ベクトル（Ｃｉ−Ｙｉ）を使用して選択される。 量子化誤差ベクトルは、不均一な重みベクトルを使用して重み付けされてもよい。

公开(公告)号：JP2007080514A

公开(公告)日：2007-03-29

申请号：JP2006340551

申请日：2006-12-18

Applicant: Cirrus Logic Inc ,  シラス ロジック、インコーポレイテッド

Inventor： ZOOK CHRISTOPHER P

IPC: G11B20/14 ,  G11B5/012 ,  G11B20/10 ,  G11B27/30

CPC classification number: G11B20/10055 ,  G11B5/012 ,  G11B20/10009 ,  G11B20/10037 ,  G11B20/1403 ,  G11B27/30 ,  G11B27/3027 ,  G11B2020/1476

Abstract: PROBLEM TO BE SOLVED: To provide a sync mark detection method that uses information from a preamble and the sign of sampled data in order to further increase the fault tolerance of a sync mark detector.
SOLUTION: Digital data comprise a preamble field followed by a sync mark followed by a data field. Timing recovery (28) in a read channel synchronizes to a phase and frequency of the preamble field and a sync detector (A120) detects the sync mark in order to frame operation of an RLL decoder (36, A122) for decoding the detected data field. To decrease the probability of early misdetection, the sync mark is chosen to have minimum correlation with shifted versions of the sync mark concatenated with the preamble field. To further increase the fault tolerance, the sync mark detector is enabled by timing recovery relative to the end of the preamble field.
COPYRIGHT: (C)2007,JPO&INPIT

Abstract translation: 要解决的问题：提供使用来自前导码的信息和采样数据的符号的同步标记检测方法，以进一步增加同步标记检测器的容错性。 解决方案：数字数据包括前同步码字段，随后是同步标记，后跟数据字段。 读通道中的定时恢复（28）与前同步码字段的相位和频率同步，并且同步检测器（A120）检测同步标记，以便对RLL解码器（36，A122）进行帧操作，以解码检测到的数据字段 。 为了降低早期错误检测的可能性，选择同步标记与与前导字段连接的同步标记的移位版本具有最小相关性。 为了进一步增加容错能力，同步标记检测器通过相对于前同步码字段结束的定时恢复来启用。 版权所有（C）2007，JPO＆INPIT

公开(公告)号：JP2006517353A

公开(公告)日：2006-07-20

申请号：JP2004534504

申请日：2003-09-04

Applicant: シーラス ロジック,インコーポレイテッドCirrus Logic,Inc.

Inventor： エリック ウォルバーガー， ,  ヨハン ガイ ガボリアウ， ,  スティーブン グリーン， ,  ウィルソン イー ジュニア テイラー， ,  シャオファン フェイ， ,  ジョン ローレンス メランソン， ,  ジェーソン ピー． ロード，

IPC: H03F3/217 ,  H03F1/52 ,  H03G3/20

CPC classification number: H03F3/2175 ,  H03F1/52 ,  H03F3/2173 ,  H03F2200/331 ,  H03F2200/447

Abstract: スイッチング増幅器の出力における熱センサは出力スイッチにおける熱放散を感知する。 過熱状況が感知されると、デジタル入力信号のゲインは、音声出力信号の出力電力を減少させるように低減される。 デジタル入力信号を受信し、入力信号に応答して音声信号を出力するスイッチング増幅器を開示する。 熱センサは、スイッチング増幅器の１つまたは複数の出力スイッチの熱放散を感知し、過熱状態が感知されると、ゲイン制御ユニットがデジタル入力信号のゲインを減少させて、音声信号の出力電力を低減する。