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公开(公告)号：CN100373584C
公开(公告)日：2008-03-05
申请号：CN200410001967.8
申请日：2004-01-16
Applicant: 三星电子株式会社
CPC classification number: H01L27/11521 , H01L27/115 , H01L27/11526 , H01L27/11543
Abstract: 本发明提供制造具有多栅极绝缘层的半导体装置的方法以及由此制造的半导体装置。该方法包括在半导体衬底的第一区域和第二区域分别形成垫绝缘层和初始高电压栅极绝缘层。穿过垫绝缘层并掩埋在半导体衬底中的第一隔离层被形成以定义第一区域中的第一有源区，而穿过初始高电压绝缘层并掩埋在半导体衬底中的第二隔离层被形成以定义第二区域中的第二有源区。随后垫绝缘层被去除以露出第一有源区。低电压绝缘层形成在露出的第一有源区上。因此，可以使得在去除垫绝缘层以便在邻近第一隔离层的有源区上形成低电压栅极绝缘层的过程中形成在第一隔离层边缘处的凹陷区域(凹槽区域)的深度被最小化，并且它能够防止凹槽区域形成在第二隔离层的边缘处。
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公开(公告)号：CN1988178A
公开(公告)日：2007-06-27
申请号：CN200610168629.2
申请日：2006-12-19
Applicant: 三星电子株式会社
IPC: H01L29/78 , H01L27/115
CPC classification number: H01L29/7881 , G11C16/0483 , H01L27/115 , H01L27/11524 , H01L29/42332 , H01L29/792
Abstract: 一种半导体器件，包括在半导体衬底中限定的有源区，以及横跨有源区的栅电极。在栅电极的两侧上的有源区中限定源区/漏区。源区/漏区的至少一个是由栅电极的边缘场产生的场效应源区/漏区。另一个源区/漏区是具有与衬底不同的杂质场和不同的导电性的PN结源区/漏区。源区/漏区的至少一个是场效应源区/漏区。因此，可以在器件中减小或消除短沟道效应。
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公开(公告)号：CN1905072A
公开(公告)日：2007-01-31
申请号：CN200610110018.2
申请日：2006-07-28
Applicant: 三星电子株式会社
CPC classification number: G11C11/5628 , G11C11/5642 , G11C16/10 , G11C16/24
Abstract: 一种用于非易失半导体存储器设备的页缓冲器，包含：开关，被配置来将耦合于第一存储器单元的第一比特线耦合到耦合于第二存储器单元的第二比特线；第一锁存块，耦合于第一比特线，并且被配置来将第一锁存数据传送给第一存储器单元；以及第二锁存块，耦合于第二比特线及第一锁存块，并且被配置来将第二锁存数据传送给第二存储器单元。
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公开(公告)号：CN1832203A
公开(公告)日：2006-09-13
申请号：CN200610007065.4
申请日：2006-02-14
Applicant: 三星电子株式会社
IPC: H01L29/792 , H01L27/115 , H01L21/336 , H01L21/8247
CPC classification number: H01L27/115 , H01L21/28282 , H01L27/11568 , H01L29/513 , H01L29/66833 , H01L29/7923
Abstract: 一种非易失性集成电路存储器件包括：衬底，包括在其中的第一和第二源区/漏区以及其间的沟道区，邻近第一源区/漏区的沟道区上的第一存储单元，以及邻近第二源区/漏区的沟道区上的第二存储单元。第一存储单元包括沟道区上的第一导电栅和其间的第一多层电荷存储结构。类似地，第二存储单元包括沟道区上的第二导电栅和其间的第二多层电荷存储结构。在第一和第二存储单元之间的沟道区上沿其侧壁延伸的单层绝缘层。单层绝缘层可以不包括电荷俘获层，以及可以将第一和第二导电栅分开一距离，该距离小于第一多层电荷存储结构的厚度。还论述了相关的制造方法。
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公开(公告)号：CN1095188A
公开(公告)日：1994-11-16
申请号：CN94102636.1
申请日：1994-03-04
Applicant: 三星电子株式会社
IPC: H01L27/102 , H01L27/105 , H01L27/11 , H01L27/10 , G11C11/34
CPC classification number: G11C7/18 , G11C7/12 , G11C17/123
Abstract: 一种半导体存储器，包括一由双极晶体管构成的电流驱动晶体管，其连接到相应的位线以增加位线电流。该电流驱动晶体管的收集极由一个接地的阱构成，基极由二个相邻选行晶体管的公共漏区构成。其发射极是一与第一层间隔离层及第二层间隔离层分开排列的多晶硅层，它通过接触孔同时被接到基区和位线。该发射极是形成在作为二个相邻选行晶体管公共漏区的基区中的一个掺杂区。这种存储器件具有提高运行速度和提高集成度的能力。
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Patent Agency Ranking
公开(公告)号：CN1072040A
公开(公告)日：1993-05-12
申请号：CN92112534.8
申请日：1992-10-29
Applicant: 三星电子株式会社
IPC: G11C17/10 , H01L27/112
CPC classification number: G11C17/123 , H01L27/112
Abstract: 一与非型掩码只读存储器包含一串联连于比特线的耗尽型和增强型第一和第二字符串选择晶体管，且多个单元晶体管串联连接于字符串选择晶体管和接地电压端之间，其中增强型字符串选择晶体管的沟道长度长于耗尽型字符串选择晶体管，这样避免了漏电流进入未选的字符串。
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公开(公告)号：CN105514165B
公开(公告)日：2020-06-16
申请号：CN201510658801.1
申请日：2015-10-12
Applicant: 三星电子株式会社
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 本发明提供了半导体器件及其制造方法，该半导体器件包括基板，该基板具有逻辑器件区域和邻近逻辑器件区域的输入/输出(I/O)器件区域，该逻辑器件区域上包括逻辑器件，该I/O器件区域上包括I/O器件。在逻辑器件区域上的第一鳍型场效应晶体管(FinFET)包括从基板突出的第一半导体鳍以及三栅结构，该三栅结构具有第一栅介电层和在第一栅介电层上的第一栅电极。在I/O器件区域上的第二FinFET包括从基板突出的第二半导体鳍以及双栅结构，该双栅结构具有第二栅介电层和在第二栅介电层上的第二栅电极。第一和第二栅介电层具有不同的厚度。相关的器件和制造方法也被讨论。
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公开(公告)号：CN102467965B
公开(公告)日：2017-03-01
申请号：CN201110363170.2
申请日：2011-11-16
Applicant: 三星电子株式会社
CPC classification number: G11C16/14 , G11C16/0483 , G11C16/16 , G11C16/30 , H01L27/11582 , H01L29/7926
Abstract: 本发明提供了一种非易失性存储装置、擦除方法及包括该非易失性存储装置的存储系统。所述非易失性存储装置包括衬底和设置在所述衬底上的多个单元串，所述多个单元串中的每个单元串包括在垂直于所述衬底的方向上堆叠的多个单元晶体管，所述擦除方法包括步骤：将接地电压施加到与所述多个单元串的多个接地选择晶体管相连接的接地选择线；将接地电压施加到与所述多个单元串的多个串选择晶体管相连接的多个串选择线；将字线擦除电压施加到与所述多个单元串的多个存储单元相连接的多个字线；将擦除电压施加到所述衬底；响应所述擦除电压的施加来控制所述接地选择线的电压；和响应所述擦除电压的施加来控制所述多个串选择线的电压。
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公开(公告)号：CN102915955B
公开(公告)日：2016-09-07
申请号：CN201210278183.4
申请日：2012-08-06
Applicant: 三星电子株式会社
IPC: H01L21/768 , H01L23/528
Abstract: 本发明提供一种半导体器件及其制造方法。该半导体器件包括：在阶梯式衬底上设置的多个垂直沟道；栅极堆叠，其设置在所述阶梯式衬底上，包括沿着所述垂直沟道的延伸方向垂直分离并分别具有接触区的多个导电层；以及与所述多个导电层的多个接触区连接的垂直的多个接触插头，其中，所述多个导电层包括阶梯式图案的多个第一导电层和层叠在所述多个第一导电层上的L形状图案的多个第二导电层，所述第一导电层的接触区与所述第一导电层的其他部分相比位于抬高的水平处。
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公开(公告)号：CN105514165A
公开(公告)日：2016-04-20
申请号：CN201510658801.1
申请日：2015-10-12
Applicant: 三星电子株式会社
IPC: H01L29/78 , H01L29/06 , H01L21/336
Abstract: 本发明提供了半导体器件及其制造方法，该半导体器件包括基板，该基板具有逻辑器件区域和邻近逻辑器件区域的输入/输出(I/O)器件区域，该逻辑器件区域上包括逻辑器件，该I/O器件区域上包括I/O器件。在逻辑器件区域上的第一鳍型场效应晶体管(FinFET)包括从基板突出的第一半导体鳍以及三栅结构，该三栅结构具有第一栅介电层和在第一栅介电层上的第一栅电极。在I/O器件区域上的第二FinFET包括从基板突出的第二半导体鳍以及双栅结构，该双栅结构具有第二栅介电层和在第二栅介电层上的第二栅电极。第一和第二栅介电层具有不同的厚度。相关的器件和制造方法也被讨论。
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