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公开(公告)号：KR1019990001759A
公开(公告)日：1999-01-15
申请号：KR1019970025197
申请日：1997-06-17
Applicant: 삼성전자주식회사
IPC: H03M1/12
Abstract: 본 발명은 커패시터 상판의 기생 커패시턴스를 최소화할 수 있는 커패시터 레이아웃에 관한 것으로, 외부로부터 입력된 특정 레벨의 아날로그 신호의 입력 전압을 디지털 신호로 변환하여 출력하는 제 1 아날로그/디지털 변환기와, 외부로부터 기준 전압 또는 접지 전압을 입력받고, 상기 아날로그 신호의 입력 전압을 입력받아, 상기 제 1 아날로그/디지털 변환기로부터 입력된 디지털 신호에 응답하여 상기 아날로그 신호의 입력 전압을 특정 레벨로 증폭하여 출력하는 수단과, 상기 특정 레벨로 증폭된 아날로그 신호를 입력받아 디지털 신호로 변환하여 출력하는 제 2 아날로그/디지털 변환기를 포함하고, 상기 아날로그 신호의 입력 전압을 특정 레벨로 증폭하여 출력하는 수단은, 상기 제 1 아날로그/디지털 변환기로부터 입력된 디지털 신호를 아날� �그 신호로 변환하는 디지털/아날로그 변환 수단과, 상기 특정 레벨의 아날로그 신호 및 상기 디지털/아날로그 변환 수단으로 부터의 아날로그 신호를 입력받는 커패시터 어레이 및, 상기 커패시터 어레이의 출력을 증폭하여 출력하는 수단을 구비하며, 상기 커패시터 어레이는, 서로 소정의 간격으로 이격되어 동일한 방향으로 일렬로 형성된 복수 개의 커패시터 및, 상기 복수 개의 커패시터의 양단에 소정의 거리를 갖도록 형성된 적어도 두 개 이상의 더미 커패시터를 포함한다. 이와 같은 아날로그/디지털 변환기의 커패시터 레이아웃에 의해서, 커패시터 상판의 기생 커패시턴스를 최소화할 수 있고, 또한 커패시터의 배치 면적 및 커패시터 제조 시간의 감소, 그리고 커패시터의 배치 방법을 단순화 할 수 있다.
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公开(公告)号：KR1019980065270A
公开(公告)日：1998-10-15
申请号：KR1019970000156
申请日：1997-01-07
Applicant: 삼성전자주식회사
IPC: H03M1/78
Abstract: 본 발명은 변환기에 관한 것으로서, 구체적으로는 디지탈 신호를 아날로그 신호로 바꾸는 디지탈-아날로그 변환기에 관한 것이다. X비트와 Y비트로 나눠지는 N비트의 디지탈 입력 신호 중 상기 X비트의 제 1 입력 신호가 인가되면 이를 디코딩하여 제 1 선택 신호를 발생하는 제 1 디코더수단과; 외부로부터 제 1 기준 전압과 제 2 기준 전압이 인가되면 이를 소정 비율로 분배하여 소정 레벨의 분배전압들을 발생하는 제 1 전압 분배 수단과; 상기 제 1 디코더 수단으로부터 상기 제 1 선택 신호가 인가되면 상기 제 1 전압 분배 수단으로부터 발생되는 분배전압들 중 상기 제 1 선택 신호에 해당되는 소정의 분배전압쌍을 전달하는 제 1 스위칭 수단과; 상기 N비트의 입력 신호 중 상기 Y비트의 제 2 입력 신호가 인가되면 이를 디코딩하여 제 2 선택 신호를 발생하는 제 2 디코더수단과; 상기 제 1 스위칭 수단으로부터 상기 제 1 선택 신호에 따라 선택되는 소정의 분배전압쌍이 인가되면 이를 소정 비율로 분배하여 소정 레벨의 분배전압들을 발생하는 제 2 전압 분배 수단과; 상기 제 2 디코더수단으로부터 상기 제 2 선택 신호가 인가되면 상기 제 2 전압 분배 수단으로부터 발생되는 분배전압들 중 상기 제 2 선택 신호에 해당되는 소정 분배전압을 전달하는 제 2 스위칭 수단과; 상기 제 2 스위칭 수단으로부터 상기 제 2 선택 신호에 따라 선택되는 소정의 분배전압이 인가되면 이를 출력하는 츨력수단을 포함하는 디지탈-아날로그 변환기.
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公开(公告)号：KR1019980065227A
公开(公告)日：1998-10-15
申请号：KR1019970000096
申请日：1997-01-06
Applicant: 삼성전자주식회사
IPC: H03M1/12
Abstract: 본 발명은 최소한의 저항과 가변전원(variable reference voltage source)으로 구성되어 최소한 하드웨어 구성을 갖는 아날로그 디지털 컨버터(analog to digital converter)에 관한 것으로, 아날로그/디지털 변환이 시작되면 전원공급부(10, 12)가 온되어 제1 및 제2 전원전압(Vrefp, Vrefn)이 입력되고, 이는 분할 저항 R1, R2에 의해 분할된다. 복수개의 스위치들(S2a, S2b, S3a, S3b, ...) 중 해당되는 스위치가 동작되어 복수개의 아날로그레벨포획부(21, 22, 26, 27)에 해당되는 전원전압이 충전되고, 충전된 소정의 전압레벨과 아날로그 신호의 전압레벨이 비교기(40)에 의해 비교되어 그 결과가 H/L판단부(50)를 통해 출력레지스터(60)에 순차적으로 저장된다. 이때 H/L판단부(50)는 판단결과에 따라 제1 및 제2 스위치 제어부(32, 34) 중 어느 하나에 해당되는 충전제어신호를 제공한다. 그리고 해당되는 비트 수로 아날로그/디지털 변환이 종료되면 그 결과인 디지털 데이터가 출력된다.
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公开(公告)号：KR1019970078022A
公开(公告)日：1997-12-12
申请号：KR1019960016260
申请日：1996-05-15
Applicant: 삼성전자주식회사
IPC: H03K21/00
Abstract: 본 발명은 고속 동작을 하면서도 저전력 소비가 가능한 에너지 절약형 패스 트랜지스터 로직을 이용한 직렬카운터용 셀 및 직렬카운터에 관한 것으로서, 본 발명은 에너지절약형 패스 트랜지스터 로직을 이용한 레벨복구 블럭으로 되어 있는 출력부와, 에너지절약형 패스 트랜지스터 로직을 이용한 레벨복구블럭으로 되어 있는 출력 유지부와, 리세트펄스를 입력하여 상기 출력부와 상기 출력유지부를 리세트 시키기 위한 리세트부와, 클럭펄스에 따라 입력되는 신호의 상기 출력부로의 공급을 단속제어하고, 반전클럭펄스에 따라 상기 출력부에서 출력되는 신호의 상기 출력유지부로의 공급을 단속제어하기 위한 신호단속제어부와, 상기 출력유지부의 비반전, 반전 출력을 입력되는 제1제어신호 및 제1반전제어신호에 따라 상기 신호단속제어부에 인 하기 위한 궤환제어부 및 상기 출력유지부의 비반전출력과 상기 제1제어신호, 상기 출력유지부의 반전출력과 상기 제1반전 제어신호를 입력하여 각각 제2제어신호와 제2반전제어신호를 출력하기 위한 제어신호 출력부를 포함하여 고속동작이 가능하면서도 저전력을 소비하는 이점이 있다.
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公开(公告)号：KR1019970078010A
公开(公告)日：1997-12-12
申请号：KR1019960016262
申请日：1996-05-15
Applicant: 삼성전자주식회사
IPC: H03K19/00
Abstract: 본 발명은 디지탈 논리회로를 위한 레벨 복원 회로를 공개한다. 레벨이 감쇄된 채 디지탈 논리회로로부터 출력되는 상보적인 제1출력 및 제2출력의 감쇄된 레벨을 복원하여 출력하는 그 회로는, 제1출력을 입력하여 반전하고, 반전된 제1출력을 제2출력의 레벨 복원된 신호로서 출력하는 제1인버터와, 제2출력을 입력하여 반전하고, 반전된 제2출력을 제1출력의 레벨 복원된 신호로서 출력하는 제2인버터와, 제1출력에 응답하여 제1인버터의 출력을 제2인버터의 입력에 전달하는 제1전달수단 및 제2출력에 응답하여 제2인버터의 출력을 제1인버터의 입력에 전달하는 제2전달수단을 구비하는 것을 특징으로 하고, 전력*지연시간*면적의 값이 종래의 어느 레벨 복원 회로보다 적은 효과가 있다.
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Patent Agency Ranking
公开(公告)号：KR100121957B1
公开(公告)日：1997-12-05
申请号：KR1019950003705
申请日：1995-02-24
Applicant: 삼성전자주식회사
IPC: G05F1/10
Abstract: The digital-analog converter converts other digital value to an analog value by using the reference current. The first current source outputs the current output from the digital-analog converter to a constant ratio. The second current source outputs the current output from the first current source to a constant ratio. The third current source outputs the stable current output from the first current source to a constant ratio. The current sense portion receives a frequency clock which the reference voltage and a reference frequency clock are demultiplied to a constant ratio and outputs a digital value by sensing the current output from the second current source. The digital control portion receives the digital value output from the current sense portion and the reference frequency clock and outputs the frequency clock demultiplied with a constant ratio to the current sense portion and controls the current output from the first current source via the digital-analog converter.
Abstract translation: 数模转换器通过使用参考电流将其他数字值转换为模拟值。 第一个电流源将数字模拟转换器的电流输出输出到恒定比例。 第二电流源将来自第一电流源的电流输出输出到恒定比例。 第三电流源将来自第一电流源的稳定电流输出输出到恒定比例。 电流感测部分接收频率时钟，其中参考电压和参考频率时钟被分解为恒定比例，并且通过感测来自第二电流源的电流输出数字值。 数字控制部分接收从电流检测部分和参考频率时钟输出的数字值，并以与电流检测部分一致的倍率输出频率时钟，并经由数模转换器控制来自第一电流源的电流输出 。
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公开(公告)号：KR1019970072682A
公开(公告)日：1997-11-07
申请号：KR1019960010133
申请日：1996-04-04
Applicant: 삼성전자주식회사
IPC: G11C7/00
Abstract: 본 발명은 종래와 동일한 출력구동신호의 출력신호의 출력시간과 구동능력을 갖으면서 입력에 대한 출력 구형파의 에지 부분을 라운딩시켜 스위칭전류의 스파이크 크기를 감소시키고, 이에 따라 스위칭 잡음을 감소시킬수 있는 CMOS 출력버퍼회로에 관한 것이다. 본 발명은 입력단에 인가되는 입력신호에 따라서 출력단에 연결된 출력패드를 구동시켜 주기 위한 출력구동 신호를 발생하는 CMOS 출력버퍼회로에 있어서, 입력단에 인가되는 입력신호와 인에이블단자에 인가되는 인에이블 신호를 입력하여 각각 제1초기구동신호와 제2초기구동신호를 발생하는 입력부와, 상기 입력부로부터 출력되는 제1초기구동신호와 제2초기구동신호를 입력하여 다수의 제1순차구동신호 및 다수의 제2순차구동신호를 순차적으로 소정시간마다 발생하는 콘트롤부와, 상기 입력부로부터 인가되는 제1초기구동신호 및 제2초기구동신호에 의해 초기구동되고, 상기 콘트롤부로부터 순차적으로 소정시간마다 각각 인가되는 다수의 제1 및 제2순차구동신호에 의해 순차구동되어 출력구동신호를 발생하는 메인 버퍼부를 포함한다.
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公开(公告)号：KR1019970024535A
公开(公告)日：1997-05-30
申请号：KR1019950033744
申请日：1995-10-02
Applicant: 삼성전자주식회사
Inventor： 강근순
IPC: H03H7/00
Abstract: 본 발명은 광대역폭을 갖는 감쇄기 회로에 관한 것으로서, 종래의 감쇄기 회로에서의 입력신호를 감쇄하는 제1, 제2 감쇄부에서 항상 단위 이득 피드백을 갖기 때문에 광대역 감쇄기로 사용할 경우 오피앰프가 발진할 수 있는 문제점이 있었다.
따라서 본 발명에서는 이러한 문제점을 개선하기 위하여 제1, 제2 감쇄부에 있는 단위 이득 피드백을 갖는 제1, 제2 오피앰프의 피드백단자에 저항을 삽입하여 오피앰프의 안정성을 향상시키고 광대역의 아날로그 입력신호를 처리할 수 있도록 하였다.-
公开(公告)号：KR1019960043480A
公开(公告)日：1996-12-23
申请号：KR1019950014242
申请日：1995-05-31
Applicant: 삼성전자주식회사
Inventor： 강근순
IPC: H03F3/00
Abstract: 본 발명은 페루프의 단위 이득 대역폭을 일정하게 유지하는 프로그램 가능한 전압 증폭기에 관한 것으로, 독립된 두 단의 연산 증폭기와, 전압 증폭기의 이득을 조정할 수 있도록 설계된 캐패시터와, 선택된 이득과 무관하게 폐루프의 단위 이득 대역폭을 일정하게 유지할 수 있도록 설계된 보상 커패시터와, 다수의 스위치 회로로 구성되었으며, 선택된 이득과는 무관한 일정한 폐루프 단위 이득 대역폭을 갖고, 두 개의 증폭단으로 구성한 캐스캐이드(Cascade) 구성을 통하여 넓은 대역폭을 갖는 폐루프의 단위 이득 대역폭을 일정하게 유지하는 프로그램 가능한 전압 증폭기에 관한 것이다.
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