公开(公告)号：KR100271090B1

公开(公告)日：2000-11-01

申请号：KR1019930016466

申请日：1993-08-24

Applicant: 삼성전자주식회사

Inventor： 권규형 ,  김대규

IPC: H01L27/08

Abstract: PURPOSE: A method for forming an electrostatic protection device is provided to form an optimized electrostatic protection device by forming an electrostatic protection device the device characteristic of which is varied based on a design rule of semiconductor devices. CONSTITUTION: A method for forming an electrostatic protection device forms a photoresist layer on a semiconductor substrate. Channel stop impurity ions are injected to form a channel stop layer below a device isolation region. A thermal oxidization process is then performed to form a field oxide film. N- high concentration impurity ions are injected into the second active region of the p well(3) neighboring to the first active region provided in the n-well(2) to form N+ impurity layers(7,8), respectively. An insulating layer(10) is formed on the entire surface and a contact region for wire of respective active regions is then formed. A metal layer is formed to contact the active regions and the first and third impurity layers(7,9) are connected/grounded and the second impurity layer(8) is connected to an output pad(0P), thus forming an electrostatic protection device.

Abstract translation: 目的：提供一种形成静电保护装置的方法，通过形成基于半导体器件的设计规则改变其设备特性的静电保护装置来形成优化的静电保护装置。 构成：形成静电保护装置的方法在半导体衬底上形成光刻胶层。 通道停止杂质离子被注入以在器件隔离区下方形成沟道阻挡层。 然后进行热氧化过程以形成场氧化物膜。 将N-高浓度杂质离子注入到与n阱（2）中设置的第一有源区相邻的p阱（3）的第二有源区中，以分别形成N +杂质层（7,8）。 在整个表面上形成绝缘层（10），然后形成各个有源区域的导线的接触区域。 金属层形成为接触有源区，并且第一和第三杂质层（7,9）被连接/接地，并且第二杂质层（8）连接到输出焊盘（0P），从而形成静电保护装置 。

公开(公告)号：KR100212160B1

公开(公告)日：1999-08-02

申请号：KR1019970012115

申请日：1997-04-02

Applicant: 삼성전자주식회사

Inventor： 권규형

IPC: H03K19/094

公开(公告)号：KR1019980083283A

公开(公告)日：1998-12-05

申请号：KR1019970018530

申请日：1997-05-13

Applicant: 삼성전자주식회사

Inventor： 권규형

IPC: H01L21/336

Abstract: 본 발명의 반도체 소자는, 트랜지스터의 게이트 전극 외측벽에 형성된 스페이서와; 상기 스페이서를 덮도록 상기 게이트 전극 가장자리로부터 상기 스페이서와 인접한 상기 소스/드레인 영역의 일부분까지 형성된 SBL과; 상기 SBL이 형성되지 않은 상기 게이트 전극 및 소스/드레인 영역 상부에 형성된 실리사이드막;을 포함하여 구성되며, 상기와 같이 게이트 전극의 가장자리로부터 상기 게이트 전극에 인접한 n+(p+) 확산저항영역에 걸쳐 SBL을 형성함으로써 통상의 살리사이드 공정시 게이트 측벽에 형성되는 스페이서를 보호하고 게이트와 소스/드레인 영역간 누설전류를 방지할 수 있는 효과가 있다.

公开(公告)号：KR1019980082737A

公开(公告)日：1998-12-05

申请号：KR1019970017811

申请日：1997-05-09

Applicant: 삼성전자주식회사

Inventor： 권규형

IPC: G11C11/407

Abstract: 본 발명은 입력회로부, 스위칭회로부, 출력회로부를 포함한다. 입력회로부 및 출력회로부에 비해 상대적으로 트랜지스터의 사이즈가 작은 스위칭회로부의 트랜지스터에 인버터를 통하여 전원전압 또는 접지전압이 인가되도록 구성한다.

公开(公告)号：KR1019980027479A

公开(公告)日：1998-07-15

申请号：KR1019960046274

申请日：1996-10-16

Applicant: 삼성전자주식회사

Inventor： 권규형

IPC: H03H2/00

Abstract: 본 발명은 전원단이 분리된 회로의 보호회로를 공개한다. 그 회로는 복수개의 회로블럭에 각각 인가되는 복수개의 전원전압과 복수개의 접지전압을 인가하기 위한 전압 인가수단, 상기 복수개의 전원전압중의 하나와 다른 복수개의 전원전압들사이에 각각 연결되고, 상기 복수개의 접지전압중의 하나와 다른 복수개의 접지전압들사이에 각각 연결된 정전기 보호수단, 및 상기 복수개의 전원전압들과 상기 복수개의 접지전압들사이에 각각 연결된 복수개의 보호수단으로 구성되어 있다. 노이즈 특성을 고려하여 정전기 특성을 향상시킬 수 있다. 또한, 집적화시에 레이아웃이 복잡해지는 것을 방지할 수 있다.

公开(公告)号：KR1019970053792A

公开(公告)日：1997-07-31

申请号：KR1019950068221

申请日：1995-12-30

Applicant: 삼성전자주식회사

Inventor： 권규형

IPC: H01L27/06

Abstract: 본 발명은 반도체 장치의 보호 소자에 관한 것으로서, 더욱 상세하게는, 동작 전압을 낮춘 입출력 보호 소자에 관한 것이다. 본 발명에 따른 반도체 장치의 보호 소자는 고립된 베이스 영역을 가지는 접합 트랜지스터로서 이미터 영역은 보호하고자 하는 내부 회로의 입력단에 연결되고 컬렉터 영역은 내부 회로의 전원 전압에 연결된다. 이 때, 컬렉터 영역의 역할을 하는 기판을 외부와 연결하는 고농도 n
+ 영역을 베이스 영역과 접하게 하여 음의 전압이 인가되는 경우 컬렉터-베이스 간 항복이 고농도 n
+ 영역과 베이스 영역의 사이에서 일어나게 함으로써 동작 전압을 줄일 수 있다.

公开(公告)号：KR1019960015890A

公开(公告)日：1996-05-22

申请号：KR1019940027883

申请日：1994-10-28

Applicant: 삼성전자주식회사

Inventor： 권규형

IPC: H01L27/04

Abstract: 본 발명은 외부의 정전기 펄스로 부터 반도체장치의 내부회로를 보호하기 위하여 정전방진 보호소자를 구비한 입출력 패드에 간한 것으로, 1개의 다이오드, 또는 1개의 다이오드와 하나의 저항수단만으로 정전방진 보호소자를 효과적으로 구현한 입출력 패드를 제공하며, 본 발명에 따르면 패드와 패드 간의 설계치법이 작은 고밀도, 고집적 반도체장치의 실제 제조에 효과적이며, 하나의 외부전압(Vss)만이 정전방진 보호회로에 인가되므로 기생 축전용량을 크게 감소시킬 수가 있어서, CDM과 같이 빠른 동작 속도가 요구되는 회로등에 유용하게 사용될 수 있을 뿐만아니라, 제너효과로 인하여 턴-온 전압이 작아지는 잇점이 있다.

公开(公告)号：KR1019940012661A

公开(公告)日：1994-06-24

申请号：KR1019920022041

申请日：1992-11-23

Applicant: 삼성전자주식회사

Inventor： 권규형 ,  유광동

IPC: H01L27/092

Abstract: 아웃 풀 버퍼로 사용되어 정전기가 인가되는 씨모스 트랜지스터에 있어서, N형 Si 반도체 기판의 전표면에 P웰을 형성하고, PMOS를 형성하기 위한 부분에만 상기 P웰을 제거하고 N웰을 형성하여 상기 N웰의 면적을 최소화하였다, 그다음 상기 P 및 N웰상에 통상의 NMOS 및 PMOS를 각각 형성한 후, 상기 P 및 N웰 콘택영역을 형성하였다.
따라서 정전기가 인가되는 아웃 풀 버퍼의 N웰의 면적을 최소화하여 정전기의 대부분이 흐르는 PMOS의 드레인-N웰 -P웰-P+ 확산영역 형성되는 측면 PNP 트랜지스터(Q3)의 베이스 저항값 R3를 최소로 하였다. 따라서, 상기 Q3의 콜랙터전류 Ic가 증가하여 정전기 방전 능력이 향상된다. 또한 NMOS의 소오스-P웰-드레인으로 형성되는 NPN 트랜지스터(Q1)의 베이스 전류가 되는 Ic가 증가하므로 접합항복이 낮아져 금속배선의 필라멘트 현상, 접합의 스파이킹 및 게이트 절연막의 파괴등 복원되지 않는 소자의 치명적 손상이 발생하기 전에 Q1의 접합항복이 발생하여 소자를 보호하므로 정전기에 대한 내압이 강하다.
또한 공정의 추가가 없으므로 정전기에 강한 내성을 갖는 씨모스 트랜지스터를 간단하게 제조할 수 있다.

公开(公告)号：KR1019920017287A

公开(公告)日：1992-09-26

申请号：KR1019910003121

申请日：1991-02-26

Applicant: 삼성전자주식회사

Inventor： 원태영 ,  유광동 ,  최영석 ,  권규형

IPC: H01L21/335

公开(公告)号：KR100500467B1

公开(公告)日：2005-10-06

申请号：KR1019970051162

申请日：1997-10-06

Applicant: 삼성전자주식회사

Inventor： 권규형

IPC: H01L27/06

Abstract: 본 발명은 ESD를 개선하기 위한 반도체 소자의 제조방법에 관한 것으로서, 5가 불순물 P를 게이트 전극 패턴 외측벽에 형성된 산화막 스페이서 하부에 이온주입하는 간단한 방법으로 소스/드레인 영역을 정의하는 불순물 분포를 고르게 함으로써 정션 캐패시턴스를 줄이고, ESD를 개선할 수 있는 효과가 있다.