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公开(公告)号：KR101776777B1
公开(公告)日：2017-09-11
申请号：KR1020110002865
申请日：2011-01-11
Applicant: 삼성전자주식회사 , 삼성디스플레이 주식회사
Abstract: 다축접이식구조및 이를적용한접이식장치가개시된다. 다축접이식구조는, 내측플레이트와서로분리된한쌍의외측플레이트를가지는접이식장치를접이축에대해접을때, 내측플레이트가접이축에크로스되는제1방향으로슬라이딩되며, 제1방향에크로스되는제2방향으로의움직임은제한되도록하는제1축구조를구비하며, 한쌍의외측플레이트가각 회동축에대해회동되도록하며, 외측플레이트의회동축간의간격을일정하게유지시키도록된 제2축구조를구비한다.
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公开(公告)号：KR101691155B1
公开(公告)日：2017-01-10
申请号：KR1020100096113
申请日：2010-10-01
Applicant: 삼성전자주식회사 , 삼성디스플레이 주식회사
Abstract: 멀티-폴더블디스플레이장치가개시된다. 개시된멀티-폴더블디스플레이장치는, 유연성을가지는투명몸체를가진다. 제1디스플레이패널은투명몸체에전체적으로고정된다. 제2디스플레이패널은제1디스플레이패널과일부가겹쳐지게위치하며일부분이투명몸체에고정된다. 제2디스플레이패널과투명몸체사이에는, 접착을강화하는접착층과, 폴딩시접히는부분에가까운제2디스플레이패널의부분이투명몸체로부터분리될수 있도록제2디스플레이패널의접착을줄여주는비접착층을구비하는접착층구조가구비된다.
Abstract translation: 目的：提供一种多折叠显示装置，用于布置透明体，结合层和非结合层，以在折叠显示装置时减少下显示面板的接合。 构成：第一显示面板（20）完全固定在透明体（10）上。 第二显示面板（30）的一部分与第一显示面板重叠。 第二显示面板的一部分固定在透明体上。 接合层加强了第二显示面板和透明体之间的接合。 当显示装置被折叠时，非接合层减小了第二显示面板的接合，使得第二显示面板的一部分靠近与透明体分离的折叠部分。
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公开(公告)号：KR1020160144915A
公开(公告)日：2016-12-19
申请号：KR1020160068931
申请日：2016-06-02
Applicant: 삼성전자주식회사
Inventor： 권혁준 , 크르슈니무르티,샌딥 , 리,린보 , 이정원
CPC classification number: H04L27/3405 , H04L1/0001 , H04L1/0003 , H04L1/0009 , H04L1/007 , H04L5/003 , H04L27/18 , H04L27/3411 , H04W72/0473 , H04L27/0006 , H04L27/2697 , H04L27/38
Abstract: 불균일합성성상들또는수퍼성상들을사용가능한중첩다중접속통신시스템에서의전력할당을위한장치, 시스템, 그리고방법이제공된다. 일실시예에따른방법은, 정확히수신된비트의조건부확률과정규화가중치계수가계산되고, 이어서가중스펙트럴효율들의합이계산된다. 가중스펙트럴효율들의합을최대값으로형성하는최적전력할당값이결정된다.
Abstract translation: 描述了能够使用不均匀联合星座或超星座的叠加多址通信系统中的功率分配的装置，系统和方法。 在一种方法中，针对每个接收机计算正确接收的符号和归一化加权系数的条件概率，然后计算加权效率之和。 通过最大化加权频谱效率之和，为每个接收机确定最佳功率分配。
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公开(公告)号：KR1020150038047A
公开(公告)日：2015-04-08
申请号：KR1020157003620
申请日：2013-03-07
Applicant: 삼성전자주식회사
CPC classification number: H04W28/18 , H04W24/10 , H04W28/0236 , H04W92/18
Abstract: 무선통신시스템의동작방법은, 서빙(serving) eNodeB(evolved nodeB)에서, 제1사용자전자장치(user eletronics)로의도한(desired) 입력신호를전달하기위해송신하는과정과, 이웃 eNodeB에서, 제2사용자전자장치로상기의도한입력신호를전달하기위해송신하고, 상기제1사용자전자장치쪽으로간섭입력신호를브로드캐스팅(broadcasting)하는과정과, 상기서빙 eNodeB에서, 상기제1사용자전자장치에응답하기위해부가적인파라미터정보요청모듈을활성화(activating)하는과정과, 상기제1사용자전자장치에서, 상기간섭입력신호를제거(negating)하기위해상기서빙 eNodeB로부터부가적파라미터정보를전달받는과정을포함한다.
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公开(公告)号：KR100885920B1
公开(公告)日：2009-02-26
申请号：KR1020070052198
申请日：2007-05-29
Applicant: 삼성전자주식회사
Inventor： 권혁준
Abstract: 1 개의 워드라인 인에이블 신호 라인이 4개의 워드 라인과 연결되어 있는 반도체 장치의 파워 라인 배치 구조가 개시된다. 본 발명에 따른 파워 라인 배치 구조는 제1 영역, 제2 영역, 및 플레이트 폴리를 구비한다. 제1 영역에는 메모리 셀 영역 및 서브 워드라인 드라이버 영역에 있어서, 워드라이 인에이블 신호 라인들 사이에 평행하게 배치되는 다수개의 제1 파워 라인들이 구비된다. 제2 영역에는 메모리 셀 영역에 있어서, 상기 제1 영역 상부에 배치되며, 상기 제1 파워 라인에 수직하여 배치된다. 플레이트 폴리는 상기 제1 영역의 하부에 구비된다. 서로 동일한 전압 레벨을 갖는 상기 제1 및 제2 파워 라인들은 메쉬되며. 상기 제1 파워 라인들 중 바이어스 전압을 공급받는 제1 파워 라인은 상기 플레이트 폴리와 메탈 컨택으로 접속된다. 본 발명에 따른 파워 라인 배치 구조는 반도체 칩 면적 및 제작비용을 최소화하면서도 파워 공급 능력을 향상시키고 저항발생에 따른 노이즈를 감소시킬 수 있는 장점이 있다.
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Patent Agency Ranking
公开(公告)号：KR1020080042655A
公开(公告)日：2008-05-15
申请号：KR1020070052198
申请日：2007-05-29
Applicant: 삼성전자주식회사
Inventor： 권혁준
Abstract: A power line layout of a semiconductor device is provided to improve power supply capability as minimizing semiconductor chip area and fabrication cost. A first region comprises a number of first power lines(470,471,472,473) arranged in parallel among word line enable signal lines, in a memory cell region and a sub word line driver region(310). A second region comprises a number of second power lines arranged vertically to the first power line, in a memory cell region. The first region is comprised in the bottom of the second region. The first and the second power lines with equal voltage level are meshed.
Abstract translation: 提供了半导体器件的电源线布局，以便最小化半导体芯片面积和制造成本来提高电力供应能力。 第一区域包括在存储单元区域和子字线驱动器区域（310）中在字线使能信号线之间并行布置的多个第一电力线（470,471,472,473）。 第二区域包括在存储单元区域中垂直于第一电力线布置的多个第二电力线。 第一区域包括在第二区域的底部。 具有相同电压电平的第一和第二电源线被啮合。
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公开(公告)号：KR1020070003296A
公开(公告)日：2007-01-05
申请号：KR1020050059171
申请日：2005-07-01
Applicant: 삼성전자주식회사
IPC: G11C5/14 , G11C11/4074
Abstract: A memory device having a meshed VP line is provided to supply a cell capacitor plate voltage in order to prevent the influence from noise, by including VP lines with a meshed structure. In a memory device(300) including at least one cell array(310) including a plurality of cell blocks(315) including a plurality of cells and a peripheral circuit(320) generating an internal voltage and a control signal required for storing data in the cell array or reading the stored data, a first VP line(350) supplies a cell capacitor plate voltage of the cell array and is arranged in a first direction. A plurality of second VP lines(360-1~360-n) is arranged on the cell array in a second direction perpendicular to the first VP line, and is connected to the first VP line. A plurality of subsidiary VP lines(370-1~370-m) is arranged on the cell array in the first direction, and is connected to the second VP line.
Abstract translation: 提供具有网状VP线的存储器件，以通过包括具有网格结构的VP线来提供单元电容器板电压以便防止噪声的影响。 在包括包括多个单元的多个单元块（315）的至少一个单元阵列（310）的存储器件（300）和产生内部电压的外围电路（320）和用于存储数据所需的控制信号 单元阵列或读取存储的数据，第一VP线（350）提供单元阵列的单元电容器板电压并且布置在第一方向上。 多个第二VP线（360-1〜360-n）在与第一VP线垂直的第二方向上配置在单元阵列上，并与第一VP线连接。 多个辅助VP线（370-1〜370-m）沿第一方向布置在单元阵列上，并连接到第二VP线。
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公开(公告)号：KR1020000002450A
公开(公告)日：2000-01-15
申请号：KR1019980023205
申请日：1998-06-19
Applicant: 삼성전자주식회사
IPC: G11C11/413
CPC classification number: G11C5/145 , G11C11/4074
Abstract: PURPOSE: Semiconductor memory device is provided to minimize the layout area by using a boosting circuit. CONSTITUTION: The present invention relates to a semiconductor memory device that includes a plurality of banks and uses a boosting voltage. The semiconductor memory device includes a standby boosting circuit for generating a boosting voltage by boosting an external power supply voltage in power-on mode, an active boosting circuit for generating a boosting voltage by boosting the external power supply voltage when the boosting voltage is less than the desired voltage in an active mode, and a plurality of bank boosting circuit that is operated in response to a bank information signal and an active initiating signal. Preferably, standby boosting circuit and the active boosting circuit exist in all the banks as a shared one respectively, and the bank boosting circuit exists as many as the number of the banks.
Abstract translation: 目的：提供半导体存储器件，通过使用升压电路来最小化布局面积。 构成：本发明涉及包括多个堤并使用升压电压的半导体存储器件。 半导体存储器件包括备用升压电路，用于通过在通电模式下升高外部电源电压来产生升压电压;主动升压电路，用于当升压电压小于升压电压时通过升高外部电源电压来产生升压电压 在活动模式中的期望电压，以及响应于存储体信息信号和有效启动信号操作的多个存储体升压电路。 优选地，备用升压电路和有源升压电路分别作为共享电路存在于所有存储体中，并且存储体升压电路存在与存储体数量一样多的存储体。
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公开(公告)号：KR1020170051085A
公开(公告)日：2017-05-11
申请号：KR1020150153446
申请日：2015-11-02
Applicant: 삼성전자주식회사
IPC: H01L21/66 , H01L25/065
CPC classification number: H01L23/573 , G01R31/2884 , H01L22/34 , H01L23/522 , H01L23/5283 , H01L23/585 , H01L29/4916 , H01L2224/0401 , H01L2924/1434
Abstract: 반도체장치는, 반도체다이, 반도체집적회로및 3차원크랙검출구조물(three-dimensional crack detection structure)을포함한다. 상기반도체다이는중앙영역과상기중앙영역을둘러싸는주변영역을포함한다. 상기반도체집적회로는상기중앙영역에형성된다. 상기 3차원크랙검출구조물은수직방향으로확장되고상기중앙영역을둘러싸도록상기주변영역에환형으로형성된다. 상기반도체장치는수직방향으로확장되고반도체집적회로가형성되는중앙영역을둘러싸도록상기주변영역에환형으로형성되는 3차원크랙검출구조물을이용하여다양한경로의크랙침투를정밀하게검출할수 있다.
Abstract translation: 半导体器件包括半导体管芯，半导体集成电路和三维裂缝检测结构。 半导体管芯包括中心区域和围绕中心区域的外围区域。 半导体集成电路形成在中央区域中。 三维裂缝检测结构在垂直方向上延伸并且环绕地形成在外围区域中以围绕中心区域。 通过使用环形形成在周边区域中的三维裂缝检测结构以围绕形成半导体集成电路的中心区域，半导体器件可以精确地检测各种路径的裂纹渗透。
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公开(公告)号：KR101713277B1
公开(公告)日：2017-03-08
申请号：KR1020100078488
申请日：2010-08-13
Applicant: 삼성전자주식회사 , 삼성디스플레이 주식회사
CPC classification number: G02B5/3083 , G02B5/3033 , H01L51/5281 , Y10T428/1041
Abstract: 접이식디스플레이장치에적용될수 있도록가요성이있는반사방지필름및 상기반사방지필름을채용한접이식디스플레이장치가개시된다. 개시된반사방지필름은연성을갖는재료로이루어진편광필름, 광위상지연필름및 보호필름을포함한다. 본발명의일 실시예에따르면, 편광필름, 광위상지연필름및 보호필름들이모두연성을갖는재료들로이루어지기때문에, 개시된반사방지필름은장기간접음과폄을반복하더라도쉽게파손되지않을수 있다. 따라서, 개시된반사방지필름은접거나말 수있는접이식디스플레이장치에적용될수 있다.
Abstract translation: 防反射膜包括改变入射光相位的光相位延迟膜，光相位延迟膜上的偏振膜和透射具有特定方向的偏振分量的光，以及偏振膜上的保护膜和保护膜 偏光膜。 所有的偏振膜，光相延迟膜和保护膜都包括柔性材料。
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