公开(公告)号：KR1020070014570A

公开(公告)日：2007-02-01

申请号：KR1020050069333

申请日：2005-07-29

Applicant: 삼성전자주식회사

Inventor： 김정열 ,  장성진 ,  김성훈

IPC: G11C11/40

Abstract: A register for wave-pipelining of a high speed memory device is provided to reduce the whole chip size by removing devices causing loading mitigation like an inverter in the register. A register for wave-pipelining of a high speed memory device includes n number of bit storing parts to store n bit data. In each bit storing part, an input switching part(1100) switches input data in response to an input control signal. A latch part(1201,1202,1203) latches the data inputted through the input switching part. An output switching part(1300) outputs data latched in the latch part in response to an output control signal. Each of the input switching part and the output switching part is a single MOS transistor, and the input control signal or the output control signal is applied to a gate of the single MOS transistor through an inverter(1301) driven by an independent power supply voltage different from the internal power supply voltage applied to the latch part.

Abstract translation: 提供了一种用于高速存储器件的波浪流水线的寄存器，以通过去除寄存器中的逆变器来引起负载减轻的装置来减小整个芯片尺寸。 用于高速存储器件的波浪流水线的寄存器包括n个位存储部分以存储n位数据。 在每个位存储部分中，输入切换部分（1100）响应于输入控制信号来切换输入数据。 锁存部分（1201,1202,1203）锁存通过输入切换部分输入的数据。 输出切换部分（1300）响应于输出控制信号输出锁存在锁存部分中的数据。 输入切换部分和输出切换部分中的每一个是单个MOS晶体管，并且输入控制信号或输出控制信号通过由独立电源电压驱动的反相器（1301）施加到单个MOS晶体管的栅极 不同于施加到闩锁部件的内部电源电压。

公开(公告)号：KR1020070010382A

公开(公告)日：2007-01-24

申请号：KR1020050064898

申请日：2005-07-18

Applicant: 삼성전자주식회사

Inventor： 이현규 ,  김성훈 ,  김정열

IPC: G11C29/00 ,  G11C5/14 ,  G11C7/00

Abstract: A trimming circuit of a semiconductor memory device is provided to reduce the area occupied by a fuse on a layout of the semiconductor memory device, by extending the trimming range. In a trimming circuit(10) of a semiconductor memory device, a first resistor circuit(11) has a first resistance value. A second resistor circuit(15) has a second resistance value lower than the first resistance value. A fuse circuit(13) shares the first resistor circuit and the second resistor circuit. A first switch circuit(12) is connected between the first resistor circuit and the fuse circuit. A second switch circuit(14) is connected between the second resistor circuit and the fuse circuit.

Abstract translation: 提供半导体存储器件的微调电路，通过延长微调范围来减小半导体存储器件布局上的熔丝所占据的面积。 在半导体存储器件的微调电路（10）中，第一电阻电路（11）具有第一电阻值。 第二电阻器电路（15）具有比第一电阻值低的第二电阻值。 熔丝电路（13）共享第一电阻电路和第二电阻电路。 第一开关电路（12）连接在第一电阻器电路和熔丝电路之间。 第二开关电路（14）连接在第二电阻电路和熔丝电路之间。

公开(公告)号：KR100663361B1

公开(公告)日：2007-01-02

申请号：KR1020050041322

申请日：2005-05-17

Applicant: 삼성전자주식회사

Inventor： 조영철 ,  김정열 ,  김성훈

IPC: H03K5/14

CPC classification number: H03K5/133 ,  H03K2005/00058

Abstract: 본 발명은 지연 회로 및 이를 구비한 반도체 장치를 공개한다. 그 지연 회로는 직렬 연결된 복수개의 지연 가변 수단들과, 복수개의 지연 가변 수단들로부터 전송되는 신호들을 조합하여, 출력신호를 발생하는 구동 수단을 구비하고, 복수개의 지연 가변 수단들 각각은 제어 신호에 따라 지연 동작이 인에이블되면, 앞단의 출력 신호를 지연한 후 뒷단의 지연 가변 수단으로 전송하고, 지연 동작이 디스에이블되면 앞단의 출력 신호를 구동부로 전송하는 것을 특징으로 한다. 따라서 지연 가변 수단들의 개수가 증가되더라도 최소 지연 시간을 일정하게 유지하고 입력 신호를 선택된 지연 가변 수단들만을 통해 지연하여, 반도체 장치의 고속 동작을 안정적으로 지원하고 신호들간의 특성 마진을 안정적으로 최적화시켜 준다.

公开(公告)号：KR1020060131048A

公开(公告)日：2006-12-20

申请号：KR1020050051185

申请日：2005-06-15

Applicant: 삼성전자주식회사

Inventor： 김성훈 ,  김정열

IPC: G11C11/40 ,  G11C11/4093

Abstract: A DDR(Double Data Rate) memory core is provided to improve manufacturing efficiency by manufacturing DDR memories having 4-bit and 8-bit pre-fetch structures, using the same manufacturing apparatus by selecting one of n-bit and 2n-bit pre-fetches according to market needs. Plural memory blocks(31) include plural memory cells and plural bit lines, which are connected to the memory cells. Plural local buses are formed in the respective memory blocks and connected to the bit lines. Plural global buses correspond to the respective local buses. Plural clock switches(33) are switched between the local and global buses according to first and second control signals. Both ends of the control switch are connected to corresponding local and global buses, respectively. Plural local bus connecting switches(35) switch the local buses corresponding to n/2 memory blocks in a column direction, respectively, according to a local bus connecting signal.

Abstract translation: 提供DDR（双倍数据速率）存储器核，通过制造具有4位和8位预取结构的DDR存储器来提高制造效率，使用相同的制造装置，通过选择n位和2n位预取结构中的一个， 根据市场需求提取。 多个存储块（31）包括连接到存储单元的多个存储单元和多个位线。 多个局部总线形成在相应的存储块中并连接到位线。 多条全球巴士对应各自的本地巴士。 根据第一和第二控制信号，在局部总线和全局总线之间切换多个时钟开关（33）。 控制开关的两端分别连接到相应的本地和全局总线上。 多个本地总线连接开关（35）根据本地总线连接信号分别在列方向上切换对应于n / 2个存储块的本地总线。

公开(公告)号：KR1020060128352A

公开(公告)日：2006-12-14

申请号：KR1020050049715

申请日：2005-06-10

Applicant: 삼성전자주식회사

Inventor： 김성훈 ,  김정열

IPC: G11C29/00

CPC classification number: G11C5/063 ,  G11C7/10 ,  G11C2207/105 ,  H01L23/60

Abstract: A semiconductor memory device with reduced layout area of an active region is provided to improve the problem according to the increase of input capacitance of an input/output pad, by improving the layout of an ESD(Electro-Static Discharge) protection circuit and a driver circuit connected to the input/output pad. A semiconductor memory device comprises an input/output pad(10). An ESD(Electro-Static Discharge) protection circuit(20) comprises a gate electrode(24), a drain region formed on an active region of a semiconductor substrate and connected to the input/output pad, and a source region(23) formed on the active region and connected to a ground voltage. A driver circuit(30) comprises a resistor component, and includes at least one transistor connected to the input/output pad and controlling a signal transmitted through the input/output pad. The resistor component included in the driver circuit comprises an active resistor formed by using the active region included in the ESD protection circuit.

Abstract translation: 提供了一种具有有源区域的布局面积减小的半导体存储器件，通过改善ESD（静电放电）保护电路和驱动器的布局，根据输入/输出焊盘的输入电容的增加来改善问题 电路连接到输入/输出板。 半导体存储器件包括输入/​​输出焊盘（10）。 ESD（静电放电）保护电路（20）包括栅极（24），形成在半导体衬底的有源区上并连接到输入/输出焊盘的漏极区和形成的源区（23） 在有源区上并连接到接地电压。 驱动器电路（30）包括电阻器部件，并且包括连接到输入/输出焊盘并且控制通过输入/输出焊盘传输的信号的至少一个晶体管。 包括在驱动器电路中的电阻器部件包括通过使用包括在ESD保护电路中的有源区域而形成的有源电阻器。

公开(公告)号：KR1020060118098A

公开(公告)日：2006-11-23

申请号：KR1020050040565

申请日：2005-05-16

Applicant: 삼성전자주식회사

Inventor： 김정열 ,  김성훈

IPC: H01L21/60

CPC classification number: H01L2224/48091 ,  H01L2224/4824 ,  H01L2924/15311 ,  H01L2924/00014

Abstract: A semiconductor memory device having a maximized number of bonding pads is provided to prevent operation performance of the semiconductor memory device from being degraded by arranging the pads on a semiconductor chip according to a center pad configuration. A semiconductor memory device includes bonding pads, which are electrically connected to outside and receive data and control signals. The bonding pads include a first pad series(21), a second pad series(22), and a third pad series(23). The first pad series is located at a center region on the semiconductor chip and formed in a row direction along the center region of the semiconductor chip. The second pad series is located at the center region on the semiconductor chip and formed in a column direction along the center region. The second pad series is substantially normal to the first pad series. The third pad series is located on an edge region on the semiconductor chip and includes at least one bonding pad, which is formed in column and row directions along the edge region of the semiconductor chip.

Abstract translation: 提供具有最大数量的接合焊盘的半导体存储器件，以通过根据中心焊盘配置将焊盘布置在半导体芯片上来防止半导体存储器件的操作性能下降。 半导体存储器件包括与外部电连接并接收数据和控制信号的接合焊盘。 接合焊盘包括第一焊盘系列（21），第二焊盘系列（22）和第三焊盘系列（23）。 第一焊盘系列位于半导体芯片上的中心区域，沿着半导体芯片的中心区域沿行方向形成。 第二焊盘系列位于半导体芯片上的中心区域，沿着中心区域沿列方向形成。 第二垫系列基本上与第一垫系列正交。 第三焊盘系列位于半导体芯片上的边缘区域上，并且包括沿半导体芯片的边缘区域沿列和行方向形成的至少一个焊盘。

公开(公告)号：KR1020060101615A

公开(公告)日：2006-09-26

申请号：KR1020050023117

申请日：2005-03-21

Applicant: 삼성전자주식회사

Inventor： 김성훈 ,  김정열

IPC: G11C7/12

Abstract: 번인(burn-in) 테스트를 용이하게 할 수 있는 반도체 메모리 장치의 비트라인 등화회로가 개시되어 있다. 비트라인 등화회로는 패드, 인버터, 제 1 스위치, 제 2 스위치, 제 1 등화부, 및 제 2 등화부를 구비한다. 패드는 외부로부터 제 1 등화전압을 수신하여 제 1 출력라인에 출력한다. 인버터는 제 1 등화전압을 반전시킨다. 제 1 스위치는 제 1 스위칭 제어신호에 응답하여 인버터의 출력신호를 제 2 등화전압으로서 제 2 출력라인에 출력한다. 제 2 스위치는 제 1 출력라인과 상기 제 2 출력라인 사이에 연결된다. 제 1 등화부는 제 1 등화 제어신호에 응답하여 제 1 비트라인쌍을 상기 제 1 등화전압의 전압레벨로 충전한다. 제 2 등화부는 제 2 등화 제어신호에 응답하여 제 2 비트라인쌍을 제 2 등화전압의 전압레벨로 충전한다. 따라서, 반도체 메모리 장치의 등화회로는 칩 내부에서 발생된 2 개 이상의 등화전압들을 사용하여 번인 테스트를 할 수 있다.

公开(公告)号：KR1020060029319A

公开(公告)日：2006-04-06

申请号：KR1020040078205

申请日：2004-10-01

Applicant: 삼성전자주식회사

Inventor： 김정열 ,  김성훈

IPC: G11C29/00

Abstract: 프리디코딩 리던던시 회로를 사용하는 반도체 메모리 장치가 개시되어 있다. 이러한 반도체 메모리 장치는 상기 반도체 메모리 장치에서의 셀을 지정하기 위한 어드레스부와, 전원공급단에 퓨즈가 연결되어진 시작신호반전부, 상기 리던던시 회로의 사용여부를 결정하기 위한 마스터신호 입력부, 마스터신호의 반전신호와 시작신호반전부의 출력과의 소정의 연산을 위한 리던던시부와, 리던던시부로부터의 출력신호에 의해 게이트가 온·오프되며 마스터 신호가 없는 경우에는 모두 오프되는 한 쌍의 MOSFET를 포함하는 전달 트랜지스터부와, 적어도 두 개 이상의 입력단을 가지며, 상기 전달 트랜지스터부로부터 출력되는 신호를 조합하여 리페어할 어드레스를 결정하기 위한 어드레스 조합부와, 상기 한 쌍의 MOSFET가 차단되어진 경우 상기 어드레스 조합부로의 입력 노드의 전압을 고정하기 위한 전압 고정부를 구비하고 있다. 그리하여, 본 발명은 프리디코딩 어드레스를 이용한 리던던시 회로는 퓨즈의 개수를 줄이는 효과를 가지면서, 반도체 메모리 장치 내로 흐르는 전류를 감소시키는 효과도 갖는다.

프리디코딩, 어드레스, 리던던시(redundancy), NOR게이트

公开(公告)号：KR1020060028887A

公开(公告)日：2006-04-04

申请号：KR1020040077776

申请日：2004-09-30

Applicant: 삼성전자주식회사

Inventor： 신원화 ,  김정열 ,  김성훈

IPC: G11C8/00 ,  G11C8/10 ,  G11C8/06

Abstract: 뱅크 어드레스를 미리 디코딩하는 멀티뱅크 어드레스 디코딩 방법 및 이를 적용한 멀티뱅크 반도체 메모리 장치가 개시된다. 목표하는 메모리 셀이 위치한 뱅크를 지정하기 위한 뱅크 어드레스를 입력 받는 단계, 상기 목표하는 메모리 셀을 지정하기 위한 메모리 셀 어드레스를 입력받는 단계, 상기 뱅크 어드레스에 따라 목표하는 메모리 셀이 위치한 뱅크를 선택하여 상기 메모리 셀 어드레스를 전송하는 단계 및 상기 목표하는 메모리 셀이 위치한 뱅크에서 상기 메모리 셀 어드레스를 디코딩하는 단계를 포함하여 멀티뱅크 어드레스 디코딩 방법을 구성한다. 뱅크 어드레스를 미리 디코딩하여 뱅크 어드레스에 따라 컬럼 어드레스 또는 로우 어드레스를 필요한 뱅크의 어드레스 디코더에만 전달함으로써, 디코더 사이즈, 디코더에서 소모되는 전력, 디코딩시의 어드레스 핸들링 부담이 줄어들게 된다.

公开(公告)号：KR100498453B1

公开(公告)日：2005-07-01

申请号：KR1020020067745

申请日：2002-11-04

Applicant: 삼성전자주식회사

Inventor： 김정열

IPC: G11C11/40

CPC classification number: H03K19/018521 ,  H03K19/00384

Abstract: PVT가 변화하더라도 출력 데이터의 스큐를 감소시킬 수 있는 출력버퍼 회로가 개시된다. 상기 출력버퍼 회로는, 풀업 트랜지스터, 풀다운 트랜지스터, 상기 풀업 트랜지스터를 구동하는 낸드게이트, 및 상기 풀다운 트랜지스터를 구동하는 노아게이트를 구비하며, 특히 전원전압으로부터 상기 낸드게이트의 출력단까지의 경로에서의 피모스 트랜지스터 개수가 상기 전원전압으로부터 상기 노아게이트의 출력단까지의 경로에서의 피모스 트랜지스터 개수와 동일하고, 상기 낸드게이트의 출력단으로부터 접지전압까지의 경로에서의 엔모스 트랜지스터 개수가 상기 노아게이트의 출력단으로부터 상기 접지전압까지의 경로에서의 엔모스 트랜지스터 개수와 동일한 것을 특징으로 한다.