公开(公告)号：KR1019920015491A

公开(公告)日：1992-08-27

申请号：KR1019910001861

申请日：1991-01-31

Applicant: 삼성전자주식회사

Inventor： 박종호 ,  이덕민 ,  이상인

IPC: H01L21/44 ,  H01L21/28 ,  H01L21/30

Abstract: 내용 없음

公开(公告)号：KR100755970B1

公开(公告)日：2007-09-06

申请号：KR1020040097418

申请日：2004-11-25

Applicant: 삼성전자주식회사

Inventor： 이덕민 ,  김종채 ,  박진형

IPC: H01L27/146 ,  H01L31/10

CPC classification number: H04N5/357 ,  H01L27/14609

Abstract: 씨모스 이미지 센서를 제공한다. 이 이미지 센서는 입사되는 빛에 의해 신호 전하를 발생하는 포토다이오드 영역과, 광역 트랜스퍼 신호에 의해 신호 전하를 제 1 부유 확산층으로 전달하는 광역 트랜스퍼 트랜지스터와, 상기 제 1 부유 확산층에 축적된 신호 전하를 픽셀 선택 신호에 의해 제 2 부유 확산층으로 전달하는 픽셀 트랜스퍼 트랜지스터와, 제 2 부유 확산층에 축적된 신호 전하에 의해 데이타 출력 노드의 전압을 변경시키는 소오스 팔로어 트랜지스터와, 리셋 신호에 의해 축적된 신호 전하를 리셋시키는 리셋 트랜지스터를 포함한다.

Abstract translation: 提供一种CMOS图像传感器。 用于产生由入射光，光电二极管区域，和广域传输晶体管的信号电荷通过一个宽带传输信号来传输的信号电荷到所述第一浮置扩散层，存储在第一浮置扩散层中的信号电荷的图像传感器 以及用于通过所述像素选择信号传输到所述第二浮动扩散层的像素转移晶体管的源极跟随器晶体管以改变由存储在第二浮置扩散层中的信号电荷的数据输出节点的电压，信号电荷通过复位信号积累 和复位晶体管复位。

公开(公告)号：KR100755674B1

公开(公告)日：2007-09-05

申请号：KR1020060086166

申请日：2006-09-07

Applicant: 삼성전자주식회사

Inventor： 박원제 ,  이덕민

IPC: H01L27/146

CPC classification number: H01L27/14603 ,  H01L27/1463 ,  H01L27/14643 ,  H01L27/14689

Abstract: An image sensor and a manufacturing method thereof are provided to ensure an area of the photoelectric conversion element by overlapping an isolated read gate over the photoelectric conversion element. First and second unit pixel active regions are defined in a substrate(100) by a device isolation region(102), each unit pixel active region having a photoelectric conversion active region(140) and a read active region. A read gate(130) is formed on the read active region of the first unit pixel active region, and is partially overlapped over the photoelectric conversion of the first or the second unit pixel active region. The read gate is electrically isolated from the overlapped photoelectric conversion active region.

Abstract translation: 提供了一种图像传感器及其制造方法，以通过在光电转换元件上重叠隔离的读取栅极来确保光电转换元件的面积。 通过器件隔离区（102）在衬底（100）中限定第一和第二单位像素有源区，每个单位像素有源区具有光电转换有源区（140）和读有效区。 读门（130）形成在第一单位像素有效区的读有效区上，并且部分重叠在第一或第二单位像素有效区的光电转换之上。 读取栅极与重叠的光电转换有源区域电隔离。

公开(公告)号：KR100699813B1

公开(公告)日：2007-03-27

申请号：KR1020000056716

申请日：2000-09-27

Applicant: 삼성전자주식회사

Inventor： 신화숙 ,  이덕민

IPC: H01L27/10

CPC classification number: H01L21/76897 ,  H01L21/7684 ,  H01L27/10873

Abstract: 층간 절연막에 대한 높은 식각비를 가지는 물질로 이루어진 스페이서를 게이트 전극 측벽에 형성하고, 게이트 전극의 상부와 소스 및 드레인 영역이 형성되는 기판 상부를 고융점 금속 실리사이드막으로 형성함으로써, 게이트 전극과 게이트 전극 사이를 노출시키는 콘택홀을 자기 정렬 방식으로 형성할 수 있는 반도체 메모리 소자의 제조 방법이 개시되었다. 또한, 콘택홀 내를 텅스텐과 같은 금속으로 채운 뒤 활성 영역 전체에 대해 이온 주입 공정을 실시하여, 게이트 전극 하부에만 불순물 영역을 형성할 수 있는 반도체 메모리 소자의 제조 방법이 개시되었다.
자기 정렬 콘택홀, 부분적 이온 주입

Abstract translation: 通过形成由具有高蚀刻率到层间的栅电极侧壁上的绝缘膜的材料的隔板，形成在基板上是上侧和高熔点金属硅化物膜，栅电极和栅电极的形成栅电极的源极和漏极区 一种制造半导体存储器件的方法，该半导体存储器件能够形成用于以自对准方式暴露一部分半导体衬底的接触孔。 此外，通过离子注入工艺之后进行接触孔的整个有源区域填充的金属内，例如钨，栅电极下部仅能够形成杂质区域的半导体存储装置的制造方法已经被公开。

公开(公告)号：KR1020060025456A

公开(公告)日：2006-03-21

申请号：KR1020040074264

申请日：2004-09-16

Applicant: 삼성전자주식회사

Inventor： 이덕민 ,  원성근 ,  유준열

IPC: H01L27/146 ,  H01L31/10

CPC classification number: H01L27/14687 ,  H01L27/14609 ,  H01L27/14689

Abstract: 여기에 개시되는 이미지 센서는 광감지 소자 및 여기에 생성된 전하를 출력하기 위한 적어도 하나의 트랜지스터를 포함한다. 상기 광감지 소자에 연결된 트랜지스터는 바이어스 전압이 인가되는 게이트 전극 및 상기 게이트 전극 상에 배치된 이온 주입 차단 패턴으로 이루어진 적층 게이트 패턴을 포함한다. 상기 이온 주입 차단 패턴으로 인해서 상기 광감지 소자의 웰 영역 형성을 형성하기 위한 이온 주입 공정에서 상기 웰 영역이 상기 광감지 소자에 연결된 트랜지스터의 게이트 전극에 자기정렬적으로 형성된다.
이미지 센서, CMOS, CCD, CIS

Abstract translation: 这里公开的图像传感器包括光敏元件和用于输出其中产生的电荷的至少一个晶体管。 连接到光敏器件的晶体管包括施加有偏置电压的栅电极和具有设置在栅电极上的离子注入阻挡图案的层叠栅图案。 在由于离子注入阻挡图案而形成光敏器件的阱区的离子注入工艺中，阱区以自对准的方式形成在连接到光敏器件的晶体管的栅电极处。

公开(公告)号：KR1020040067066A

公开(公告)日：2004-07-30

申请号：KR1020030004027

申请日：2003-01-21

Applicant: 삼성전자주식회사

Inventor： 이덕민 ,  장동열

IPC: H01L27/04

Abstract: PURPOSE: A MIM capacitor and a fabricating method thereof are provided to prevent the leakage due to the polymer by maintaining an insulating layer between an upper conductor and a lower conductor in a fabrication process. CONSTITUTION: An insulating layer(32) and the second conductor(34) are deposited on the first conductor(30). The second conductor is patterned by an exposure process and a developing process using a mask. The insulating layer is exposed by performing an etch process. An interlayer dielectric(36) is formed on the entire surface of the resultant structure. A via hole(38a,38b) is formed by etching the interlayer dielectric. A metal layer is deposited thereon. The third conductor(40a,40b) is formed by patterning the metal layer.

Abstract translation: 目的：提供MIM电容器及其制造方法，以在制造过程中通过在上导体和下导体之间保持绝缘层来防止由聚合物引起的泄漏。 构成：绝缘层（32）和第二导体（34）沉积在第一导体（30）上。 通过曝光处理和使用掩模的显影处理对第二导体进行图案化。 通过执行蚀刻工艺来暴露绝缘层。 在所得结构的整个表面上形成层间电介质（36）。 通过蚀刻层间电介质形成通孔（38a，38b）。 在其上沉积金属层。 第三导体（40a，40b）通过图案化金属层而形成。

公开(公告)号：KR100118212B1

公开(公告)日：1997-10-04

申请号：KR1019930008144

申请日：1993-05-12

Applicant: 삼성전자주식회사

Inventor： 이덕민 ,  배동주 ,  김병철

IPC: H01L27/115 ,  H01L27/11

Abstract: A static RAM cell is provided to improve stability of structure and prevent contamination of gate oxide. The static RAM cell including two pass transistors and two pull-down transistors comprises; a spacer(60) form at both sides of a gate oxide(56) and a gate electrode(58a,58b,58c); a resistive load layer(66) connected to a source of the pass transistor and the gate electrode(58a) via a load contact hole(64a); a conductive connecting layer(74b,74c) connected to a drain of the pull-down transistor and the gate electrode(58b) via a gate/drain contact hole(72c); and a bit-line pad layer(74a) for connecting a bit-line to the drain of the pass transistor. The load contact hole(64a) and the gate/drain contact hole(72c) is performed after forming the gate oxide(56), thereby preventing the contamination of gate oxide.

Abstract translation: 提供静态RAM单元以提高结构的稳定性并防止栅极氧化物的污染。 包括双通晶体管和两个下拉晶体管的静态RAM单元包括： 在栅极氧化物（56）和栅电极（58a，58b，58c）的两侧形成间隔物（60）; 经由负载接触孔（64a）连接到所述通过晶体管的源极和所述栅电极（58a）的电阻负载层（66）; 经由栅极/漏极接触孔（72c）连接到下拉晶体管的漏极和栅电极（58b）的导电连接层（74b，74c）; 以及用于将位线连接到传输晶体管的漏极的位线焊盘层（74a）。 在形成栅极氧化物（56）之后进行负载接触孔（64a）和栅极/漏极接触孔（72c），从而防止栅极氧化物的污染。

公开(公告)号：KR1019940012599A

公开(公告)日：1994-06-23

申请号：KR1019920021652

申请日：1992-11-18

Applicant: 삼성전자주식회사

Inventor： 이수철 ,  이덕민

IPC: H01L27/04

Abstract: 접지선에 연결된 제1도전형의 반도체 기판; 상기 반도체 기판의 상부에 형성되고, 전원선에 연결된 제2도전형 불순물 영역; 상기 제2도전형 불순물 영역의 상부의 일부분에 형성되고 접지선에 연결된 제1도전형 불순물 영역; 상기 제1도전형 불순물 영역에 형성되고, 입출력 신호부에 연결된 제2도전형 제1불순물 영역으로 고성된 정전기 손상 보호 소자가 개시되어 있다. 셀 메모리의 데이터를 손실시키는 종래 기술의 전자 경로가 형성되지 않게 되어 셀 메모리 데이터에 영향이 없게 된다.

公开(公告)号：KR1019920013692A

公开(公告)日：1992-07-29

申请号：KR1019900020512

申请日：1990-12-13

Applicant: 삼성전자주식회사

Inventor： 황창구 ,  이덕민

IPC: H01L23/52

公开(公告)号：KR100833200B1

公开(公告)日：2008-05-28

申请号：KR1020070045097

申请日：2007-05-09

Applicant: 삼성전자주식회사

Inventor： 이덕민

IPC: H03F1/30

CPC classification number: H03F1/32 ,  G05F3/205 ,  H03F3/393 ,  H03F2200/27 ,  H03K5/1515

Abstract: A bias switching circuit and a bias supply apparatus comprising the same are provided to prevent the deformation of a bias chopping voltage by removing defects due to a loading effect. A first transmission switch(G21) transfers a bias voltage to a first output node in response to a first switching signal. A second transmission switch(G22) transfers a reference voltage to the first output node in response to a second switching signal. A third transmission switch(G23) transfers the bias voltage to a second output node in response to the second switching signal. A fourth transmission switch(G24) transfers the reference voltage to a second output node in response to the first switching signal. A first transistor(N21) transfers a supply voltage to a first output node in response to a third switching signal. A second transistor(N22) transfers the supply voltage to a second output node in response to a fourth switching signal.

Abstract translation: 提供偏置开关电路和包括该偏置开关电路的偏置电源装置，以通过消除由于负载效应引起的缺陷来防止偏压斩波电压的变形。 第一传输开关（G21）响应于第一切换信号将偏置电压传送到第一输出节点。 第二传输开关（G22）响应于第二切换信号将参考电压传送到第一输出节点。 第三传输开关（G23）响应于第二切换信号将偏置电压传送到第二输出节点。 第四传输开关（G24）响应于第一切换信号将参考电压传送到第二输出节点。 第一晶体管（N21）响应于第三开关信号将电源电压传送到第一输出节点。 第二晶体管（N22）响应于第四开关信号将电源电压传送到第二输出节点。