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公开(公告)号：KR1019970028576A
公开(公告)日：1997-06-24
申请号：KR1019950042661
申请日：1995-11-21
Applicant: 삼성전자주식회사
Inventor： 이철하
Abstract: 본 발명은 임베디드 메모리에서의 웨이퍼 번-인을 위한 장치에 관한 것으로서, 특히 주문형 반도체 칩 내부에 내장된 메모리를 웨이퍼 레벨상에서 번-인을 가능하게 하는 장치에 관한 것이다.
본 발명의 목적을 위하여 메모리의 셀 어레이를 액세스하기 위한 트랜지스터 조합부, 제어 신호에 따라서 복수개의 핀아웃을 정상 동작시에는 로직 신호 핀용으로 사용하고, 웨이퍼 레벨 번-인 상태시에는 상기 메모리 셀 어레이에 스트레스를 인가하기 위하여 스트레스 전압 공급용으로 선택하는 스위치부를 포함하는 것을 특징으로 한다.
상술한 바와 같이 본 발명에 의하면, 별도의 핀아웃이 없는 임베디드 메모리 형태의 주문형 반도체 칩에서 번-인을 실현할 수 있다.-
公开(公告)号：KR1019940008145B1
公开(公告)日：1994-09-03
申请号：KR1019910019111
申请日：1991-10-30
Applicant: 삼성전자주식회사
Inventor： 이철하
IPC: G11C11/40
Abstract: a first transmission gate circuit having a plurality of transmission gates for receiving masking information through an inverter; and a second transmission gate circuit having a plurality of transmission gates connected to a NOR gate, thereby reducing a layout area.
Abstract translation: 第一传输门电路，具有用于通过反相器接收掩蔽信息的多个传输门; 以及第二传输门电路，其具有连接到或非门的多个传输门，从而减少布局面积。
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公开(公告)号：KR1020170090184A
公开(公告)日：2017-08-07
申请号：KR1020160010730
申请日：2016-01-28
Applicant: 삼성전자주식회사
CPC classification number: G11C17/18 , G11C17/16 , H01L23/5256 , H01L27/11206 , H01L28/00
Abstract: 디스차아지회로를갖는퓨즈메모리에대하여개시된다. 퓨즈메모리는독출워드라인들과프로그램워드라인들, 그리고비트라인들에연결되는퓨즈셀들이행들및 열들로배열되는퓨즈셀 어레이와, 퓨즈셀 어레이의행들마다적어도하나배치되는디스차아지회로를포함한다. 디스차아지회로는독출모드에서선택되는퓨즈셀들의프로그램워드라인의전압레벨을접지전압으로디스차아지시킨다.
Abstract translation: 公开了具有dischage子电路的熔丝存储器。 熔丝存储器是一个读字线和程序字线，并显示布置在每个熔丝单元阵列的行的次氯酸分支，它设置在熔丝单元前进和列熔丝单元阵列连接到位线的至少一个 它包括。 Dischaga分支将在读取模式中选择的熔丝单元的编程字线的电压电平转换为接地电压。
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公开(公告)号：KR100640577B1
公开(公告)日：2006-10-31
申请号：KR1020010014304
申请日：2001-03-20
Applicant: 삼성전자주식회사
Inventor： 이철하
IPC: G11C11/406
Abstract: 빈번한 리후레쉬 실행에 따른 메모리 시스템의 성능저하를 방지하기 위하여 반도체 메모리 장치의 내부에 외부 신호에 동기되어 자동적으로 리후레쉬신호를 발생하여 리후레쉬 제어회로가 공개된다. 상기 리프레쉬 제어회로는 지연회로, 제 1논리회로, 카운터 및 선택회로를 구비한다. 상기 지연회로는 리프레쉬 신호에 응답하여 상기 리프레쉬 신호를 소정 시간 지연시키며, 상기 제 1논리회로는 상기 리프레쉬 신호 및 상기 지연회로의 출력신호를 논리합(OR)한다. 상기 카운터는 상기 제 1논리 회로의 출력신호에 응답하여 내부 어드레스를 순차적으로 발생한다. 상기 선택회로는 상기 제 1논리회로의 출력신호에 응답하여 상기 내부 어드레스 또는 상기 반도체 메모리장치의 외부로부터 입력되는 외부 어드레스를 선택하고, 선택된 어드레스에 대응하는 워드 라인을 인에이블 시키기 위한 워드라인 인에이블 신호를 출력한다. 따라서 한번의 외부 리프레쉬 명령신호로 적어도 2이상의 로우를 리프레쉬할 수 있다.
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公开(公告)号：KR1020050118905A
公开(公告)日：2005-12-20
申请号：KR1020040044052
申请日：2004-06-15
Applicant: 삼성전자주식회사
IPC: G11C29/00
Abstract: 본 발명은 반도체 메모리 장치에 사용되는 퓨즈회로에 관한 것으로, 더 자세하게는 퓨즈회로의 프로그램 테스트시 단위 퓨즈 셀의 프로그래밍 시간을 모니터하여 자동으로 프로그램 테스트를 수행하는 퓨즈회로의 프로그램 테스트 장치에 관한 것이다.
본 발명의 퓨즈회로 프로그램 테스트 장치는 퓨즈전류에 의해 전기적으로 프로그램 가능한 퓨즈회로와 상기 퓨즈회로에 흐르는 상기 퓨즈전류를 검출하는 제 1 수단 그리고, 상기 퓨즈전류와 소정의 기준전류를 비교하여 그 비교 결과에 따라 상기 퓨즈회로의 프로그램 테스트 완료여부를 감지하는 제 2 수단 및 상기 제 2 수단으로부터의 프로그램 완료신호에 응답하여 상기 퓨즈회로의 프로그램 동작을 종료시키는 제 3 수단을 구비한다.-
Patent Agency Ranking
公开(公告)号：KR1020020074332A
公开(公告)日：2002-09-30
申请号：KR1020010014304
申请日：2001-03-20
Applicant: 삼성전자주식회사
Inventor： 이철하
IPC: G11C11/406
Abstract: PURPOSE: A refresh control circuit is provided to automatically generate a refresh signal by being embedded in a semiconductor memory device and synchronized with an external signal so that it can prevent a performance lowering of a memory system caused by frequent refresh operations. CONSTITUTION: The circuit comprises a refresh signal generator(11), a delay refresh signal generator(13), a logical circuit(15), a refresh counter(17) and a multiplexor(19). The refresh signal generator(11) generates a refresh signal(PREF) in response to refresh instruction signals(RASB, CASB, WEB) transmitted from a memory controller. The delay refresh signal generator(13) receives the refresh signal(PREF), and outputs a delayed refresh signal(PREF1) by delaying the refresh signal(PREF) by a certain time. The logical circuit(15) performs a logical summation operation on the refresh signal(PREF) and the delayed refresh signal(PREF1), outputs the logical summation result to the refresh counter(17) and functions a selection signal of the multiplexor(19). The refresh counter(17) generates sequentially low addresses to be refreshed in response to an output signal of the logical circuit(15). In a case that the output signal of the logical circuit(15) is activated, the multiplexor(19) blocks a path to an external address(EXT_ADD) and opens a path to a refresh address(REF_ADD) generated by the refresh counter(17) in response to an output signal of the activated logical circuit(15). So the multiplexor(19) outputs a word line enable signal(W/Li) to a word line of a corresponding memory cell for activating a word line selected by a refresh address(REF_ADD). In a case that the output signal of the logical circuit(15) is inactivated, the multiplexor(19) outputs a word line enable signal(W/Li) to a word line of a corresponding memory cell for activating a word line selected by the external address(REF_ADD).
Abstract translation: 目的：提供一种刷新控制电路，通过嵌入在半导体存储器件中并与外部信号同步来自动生成刷新信号，从而可以防止频繁刷新操作引起的存储器系统的性能下降。 构成：电路包括刷新信号发生器（11），延迟刷新信号发生器（13），逻辑电路（15），刷新计数器（17）和多路复用器（19）。 刷新信号发生器（11）响应于从存储器控制器发送的刷新指令信号（RASB，CASB，WEB）产生刷新信号（PREF）。 延迟刷新信号发生器（13）接收刷新信号（PREF），并通过将刷新信号（PREF）延迟一定时间来输出延迟刷新信号（PREF1）。 逻辑电路（15）对刷新信号（PREF）和延迟刷新信号（PREF1）执行逻辑求和运算，将逻辑求和结果输出到刷新计数器（17），并对多路转换器（19）的选择信号起作用， 。 刷新计数器（17）响应于逻辑电路（15）的输出信号产生要刷新的顺序地低地址。 在逻辑电路（15）的输出信号被激活的情况下，多路复用器（19）阻止到外部地址（EXT_ADD）的路径，并且打开由刷新计数器（17）产生的刷新地址（REF_ADD）的路径 ）响应于所激活的逻辑电路（15）的输出信号。 因此，多路复用器（19）将字线使能信号（W / Li）输出到相应的存储器单元的字线，以激活由刷新地址（REF_ADD）选择的字线。 在逻辑电路（15）的输出信号不激活的情况下，多路复用器（19）将字线使能信号（W / Li）输出到对应的存储单元的字线，以激活由 外部地址（REF_ADD）。
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公开(公告)号：KR100241062B1
公开(公告)日：2000-02-01
申请号：KR1019960069181
申请日：1996-12-20
Applicant: 삼성전자주식회사
Inventor： 이철하
IPC: G11C7/06
Abstract: 본 발명은 반도체 메모리 장치의 센스 증폭기를 공개한다. 그 회로는 제1제어신호에 응답하여 제1노드를 풀업하기 위한 풀업수단, 제2제어신호에 응답하여 제2노드를 접지전압보다 높은 전압으로 제2노드를 풀다운하기 위한 제1풀다운 수단, 제3제어신호에 응답하여 상기 제2노드를 접지전압으로 풀다운하기 위한 제2풀다운 수단, 및 상기 제1노드 및 제2노드사이에 연결되고 비트라인 및 반전 비트라인의 신호를 감지하여 증폭하기 위한 증폭수단으로 구성되어 있다. 따라서, 센싱 노이즈를 줄여서 전류 소모를 줄이고 이에 따라 동적 리플레쉬 특성을 개선하여 메모리 장치의 성능을 향상시킬 수 있다.
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公开(公告)号：KR100177774B1
公开(公告)日：1999-04-15
申请号：KR1019950026181
申请日：1995-08-23
Applicant: 삼성전자주식회사
Inventor： 이철하
IPC: G11C11/407
Abstract: 반도체 메모리 장치의 초기화 회로에 관한 것으로, 특히 외부로부터의 제어신호에 응답하여 칩내의 회로를 초기화하여 전원전압의 불안정에 의한 초기화의 오동작을 방지하는 초기화 회로이다. 상기의 반도체 메모리 장치의 초기화 회로는 반도체 메모리 장치의 동작을 활성화하는 로우 어드레스 스트로브 신호와 컬럼 어드레스 스트로브 신호 및 모스선택신호가 CBR모드로 입력시에 초기화 신호를 발생하여 반도체 메모리 장치내의 각회로를 어드레스 스트로브 신호의 활성화 기간내에 초기화한다.
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公开(公告)号：KR1019980050377A
公开(公告)日：1998-09-15
申请号：KR1019960069181
申请日：1996-12-20
Applicant: 삼성전자주식회사
Inventor： 이철하
IPC: G11C7/06
Abstract: 본 발명은 반도체 메모리 장치의 센스 증폭기를 공개한다. 그 회로는 제1제어신호에 응답하여 제1노드를 풀업하기 위한 풀업수단, 제2제어신호에 응답하여 제2노드를 접지전압보다 높은 전압으로 제2노드를 풀다운하기 위한 제1풀다운 수단, 제3제어신호에 응답하여 상기 제2노드를 접지전압으로 풀다운하기 위한 제2풀다운 수단, 및 상기 제1노드 및 제2노드사이에 연결되고 비트라인 및 반전 비트라인의 신호를 감지하여 증폭하기 위한 증폭수단으로 구성되어 있다. 따라서, 센싱 노이즈를 줄여서 전류 소모를 줄이고 이에 따라 동적 리플레쉬 특성을 개선하여 메모리 장치의 성능을 향상시킬 수 있다.
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