-
公开(公告)号：KR1020080078401A
公开(公告)日：2008-08-27
申请号：KR1020070018483
申请日：2007-02-23
Applicant: 삼성전자주식회사
IPC: G11C11/4093 , G11C11/4096 , G11C11/4091 , G11C11/4094
CPC classification number: G11C11/4091 , G11C7/1006 , G11C11/4076 , G11C2207/002 , G11C2207/005
Abstract: A semiconductor memory device and a method of controlling a bit line sense amplifier are provided to quickly write data by reducing a restore time of a bit line during a data masking process. A semiconductor memory device includes a memory core(1100) and a data I/O circuit(1300). The memory core amplifies a signal from a memory cell and outputs the amplified result to an I/O signal line pair at a read mode, receives signals from the I/O line pair and stores the signal in the memory cell at a write mode. The memory core electrically separates bit line pairs from the I/O line pair in response to a read column select signal, a write column select signal, and a first data masking signal. The data I/O circuit determines an output sequence of the signals from the I/O line pairs, buffers the signals, and outputs the buffered result to an I/O pin. The data I/O circuit receives input data from the I/O pin and provides the input data to the I/O line pair. A shift control circuit(1200) shifts bits of a data masking signal, generates the first data masking signal, and provides the first data masking signal to the memory core.
Abstract translation: 提供半导体存储器件和控制位线读出放大器的方法，以通过在数据屏蔽处理期间减少位线的恢复时间来快速写入数据。 半导体存储器件包括存储器芯（1100）和数据I / O电路（1300）。 存储器内核放大来自存储单元的信号，并以读出模式将放大的结果输出到I / O信号线对，从I / O线对接收信号，并将该信号存储在存储单元中。 存储器芯响应于读列选择信号，写列选择信号和第一数据屏蔽信号，将位线对与I / O线对电隔离。 数据I / O电路确定来自I / O线对的信号的输出序列，缓冲信号，并将缓冲结果输出到I / O引脚。 数据I / O电路从I / O引脚接收输入数据，并将输入数据提供给I / O线对。 移位控制电路（1200）移位数据屏蔽信号的位，生成第一数据屏蔽信号，并向存储器核提供第一数据屏蔽信号。
-
公开(公告)号：KR100780947B1
公开(公告)日：2007-12-03
申请号：KR1020060018425
申请日：2006-02-24
Applicant: 삼성전자주식회사
CPC classification number: G09G3/20 , G09G3/3685 , G09G5/18 , G09G5/395 , G09G2310/027 , G09G2360/128 , G09G2360/18
Abstract: DRAM 구조의 메모리를 내장하여 고집적도를 향상시킬 수 있는 디스플레이용 구동 집적회로 및 디스플레이 구동방법이 개시된다. 상기 디스플레이용 구동 집적회로는, 패널을 구동하기 위한 데이터를 저장하며, 적어도 하나의 셀 블록을 구비하는 DRAM(Dynamic Random Access Memory) 구조의 메모리부와, 상기 메모리부에서 독출된 데이터를 입력받아 이를 래치하여 출력하는 스캔 레지스터부와, 상기 스캔 레지스터부로부터 출력되는 데이터를 입력받아 이를 상기 패널로 출력하는 소스 구동부 및 상기 메모리부의 데이터 독출동작시, 활성화된 셀 블록에 대응하여 선택적으로 온/오프됨으로써, 상기 활성화된 셀 블록에서 독출된 데이터와 상기 스캔 레지스터부와의 연결을 제어하는 스위치부를 구비하는 것을 특징으로 한다.
-
公开(公告)号：KR1020050111052A
公开(公告)日：2005-11-24
申请号：KR1020040036079
申请日：2004-05-20
Applicant: 삼성전자주식회사
IPC: H01L21/66
CPC classification number: G11C29/48 , G11C2029/0401
Abstract: 여기에 개시된 테스트 장치는, 테스트 클럭 신호의 제 1 에지에서 테스트 패드로부터의 상기 일련의 테스트 신호들 중 제 1 신호를 테스트 대상 반도체 장치의 제 1 패드로 제공하고, 상기 테스트 클럭 신호의 제 2 에지에서 상기 테스트 패드로부터의 상기 일련의 테스트 신호들 중 제 2 신호를 상기 반도체 장치의 상기 제 2 패드로 제공한다. 그러므로, 본 발명의 테스트 장치는 SOC 칩에 구성되는 임베디드 메모리의 입/출력 패드들의 수보다 적은 수의 테스트 패드들을 이용하여 직접 메모리 액세스 테스트를 수행할 수 있다.
-
-
公开(公告)号：KR1020020096538A
公开(公告)日：2002-12-31
申请号：KR1020010035098
申请日：2001-06-20
Applicant: 삼성전자주식회사
IPC: G11C8/06
Abstract: PURPOSE: An address buffer device of a semiconductor memory chip is provided to change a transmission path of an external address signal received from an address pin by using an address buffer. CONSTITUTION: A plurality of input buffers(102,103) receives and buffers external address signals(Ai,Aj) from address pins. The first switching portions(104,105) outputs buffered signals of the input buffers(102,103) according to clock signals. The second switching portion(101) receives an input/output number control signal, sets up paths of output signals of the first switching portions(104,105), and transmits the output signals to the path. A plurality of address latches(109,110) latches the signal provided from the second switching portion(101) and generates internal address signals(RAi,RAj).
Abstract translation: 目的：提供半导体存储器芯片的地址缓冲器件，以通过使用地址缓冲器来改变从地址引脚接收的外部地址信号的传输路径。 构成：多个输入缓冲器（102,103）从地址引脚接收并缓冲外部地址信号（Ai，Aj）。 第一切换部分（104,105）根据时钟信号输出输入缓冲器（102,103）的缓冲信号。 第二切换部分（101）接收输入/输出号码控制信号，设置第一切换部分（104,105）的输出信号的路径，并将输出信号发送到路径。 多个地址锁存器（109,110）锁存从第二切换部分（101）提供的信号，并产生内部地址信号（RAi，RAj）。
-
Patent Agency Ranking
公开(公告)号：KR100261215B1
公开(公告)日：2000-07-01
申请号：KR1019970035777
申请日：1997-07-29
Applicant: 삼성전자주식회사
Inventor： 이철하
IPC: G11C11/34
CPC classification number: G11C7/1039 , H03K19/00323
Abstract: PURPOSE: A clock buffer and a merged memory logic(MML) semiconductor device including thereof are provided to reduce the time spent in solving a fail of a delayer comprised in the clock buffer. CONSTITUTION: The clock buffer includes: a clock generator(233) generating a clock signal of different voltage level, when it is activated, from that of a clock signal from the external in response to the external clock signal; at least two delayers(271,272,273) which are connected electrically to the clock generator and delay the different clock signal with different delay time respectively; and switches(281,282,283) which are connected to output terminals of the delayers electrically, and control an output of the delayers in response to a control signal from the external. Each switch includes: a multiplexer having two input ports and one output port; and a control part controlling the multiplexer in response to the control signal.
Abstract translation: 目的：提供包括它的时钟缓冲器和合并存储器逻辑（MML）半导体器件，以减少解决包括在时钟缓冲器中的延迟器的故障所花费的时间。 构成：时钟缓冲器包括：时钟发生器（233），响应于外部时钟信号，从外部的时钟信号产生时钟信号，该时钟信号在激活时产生不同电压电平的时钟信号; 至少两个延迟器（271,272,273），其分别与时钟发生器电连接并分别以不同的延迟时间延迟不同的时钟信号; 以及电连接到延迟器的输出端的开关（281,282,283），并且响应于来自外部的控制信号来控制延迟器的输出。 每个开关包括：具有两个输入端口和一个输出端口的多路复用器; 以及控制部分，其响应于所述控制信号来控制所述多路复用器。
-
公开(公告)号：KR1019990065765A
公开(公告)日：1999-08-05
申请号：KR1019980001199
申请日：1998-01-16
Applicant: 삼성전자주식회사
Inventor： 이철하
Abstract: 간단한 논리 회로만으로 BIST시 스트레스용 전압을 메모리에 인가하여 메모리를 테스트할 수 있는 스트레스용 전압을 이용하여 메모리를 테스팅하는 기능을 갖는 집적회로 및 그의 메모리 테스트 방법이 개시된다. 이 집적회로의 공급 전원 발생부는 자체적으로 발생한 내부 공급 전압의 레벨을 제어 신호에 응답하여 클램핑하고, 클램핑되지 않은 레벨을 갖는 내부 공급 전압인 스트레스용 전압을 반도체 메모리의 공급 전원으로서 출력하고, 스트레스 제어부는 빌트 인 자기 테스트(BIST) 요구 신호 및 외부로부터 입력되는 스트레스 테스트 신호에 응답하여 제어 신호를 출력하고 및 BIST부는 반도체 메모리의 불량 여부를 테스트하기 위한 신호들을 반도체 메모리에 인가하고, 인가된 신호들에 상응하여 반도체 메모리로부터 출력되는 신호들에 응답하여 반도체 메모리의 불량 여부를 테스트하고, BIST 요구 신호는 반도체 메모리를 BIST하고자 할 때 발생되고, 스트레스 테스트 신호는 반도체 메모리에 스트레스용 전압을 인가하여 반도체 메모리를 테스트하고자 할 � � 입력되는 것을 특징으로 한다.
-
-
公开(公告)号：KR1019970023425A
公开(公告)日：1997-05-30
申请号：KR1019950038749
申请日：1995-10-31
Applicant: 삼성전자주식회사
Inventor： 이철하
IPC: G11C11/407
Abstract: 1. 청구범위에 기재된 발명이 속하는 기술 분야
본 발명의 반도체 메모리 장치의 입력신호 제어회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 고주파로 동작하는 다이나믹 램(DRAM)에서 래치 시점을 결정하는 마스터신호의 경로를 최소화하고 슬레이브단의 래치전에 지연수단을 구비하여 셋업 및 유지시간을 만족하는 마아진을 가지게 하고 고주파 동작에서의 최적의 셋업 및 유지시간을 제어하는 입력신호 제어회로를 제공한다.
3. 발명의 해결방법의 요지
본 발명은 메모리 쎌 어레이와, 단위 쎌의 로우와 컬럼을 선택하여 리이드와 라이트를 활성화하는 입력신호를 가지고 고주파동작을 하는 반도체 메모리 장치의 입력신호 제어회로에 있어서, 티티엘 레벨의 마스터클럭을 입력신호로 하여 티티엘 레벨의 신호를 써모오스 레벨의 신호로 전환하는 제1입력버퍼와, 상기 제1입력버퍼의 출력신호에 응답하여 증폭하고 구동하여 마스터신호를 외부제어회로들에 공급하는 제1드라이버와, 상기 제1입력버퍼와 동일한 신호를 입력신호로 하여 티티엘 레벨의 신호를 씨모오스 레벨의 신호로 전환하는 제2입력버퍼와, 티티엘 레벨의 슬레이브클럭을 입력신호로 하여 티티엘 레벨의 신호를 씨모오스 레벨의 신호로 전환하는 제3입력버퍼와, 상기 제3입력버퍼의 출력신호에 응답하여 소정의 시간을 지연하기 위한 지 연수단과, 상기 제2입력버퍼로부터의 출력신호를 제어신호로 입력하여 상기 지연수단으로부터의 출력신호를 조절하여 래치하는 래치수단과, 상기 래치수단에 저장되어 있던 신호를 증폭하고 구동하여 슬레이브신호를 외부제어회로에 공급하는 제2드라이버를 포함한다.
4. 발명의 중요한 용도
반도체 메모리 장치에 적합하게 사용된다.-
公开(公告)号：KR1019970012736A
公开(公告)日：1997-03-29
申请号：KR1019950026181
申请日：1995-08-23
Applicant: 삼성전자주식회사
Inventor： 이철하
IPC: G11C11/407
Abstract: 반도체 메모리 장치의 초기화 회로에 관한 것으로, 특히 외부로부터의 제어신호에 응답하여 칩내의 회로를 초기화하여 전원전압의 불안정에 의한 초기화의 오동작을 방지하는 초기화 회로이다. 상기의 반도체 메모리 장치의 초기화 회로는 반도체 메모리 장치의 동작을 활성화하는 로우 어드레스 스트로브 신호와 컬럼 어드레스 스트로브 빈호 및 모드선택신호가 CBR 모드로 입력시에 초기화 신호를 발생하여 반도체 메모리 장치내의 각회로를 로우 어드레스 스트로부 신호의 활성화 기간내에 초기화 한다.
-
-
-
-
-
-
-
-
-
Search Results
43
records
(took 0.021 seconds)
