公开(公告)号：KR100549868B1

公开(公告)日：2006-02-06

申请号：KR1020030069433

申请日：2003-10-07

Applicant: 삼성전자주식회사

Inventor： 김우석 ,  전필재

IPC: H03L7/08

CPC classification number: H03L7/095 ,  H03L7/0891

Abstract: 락 검출 기능을 구비한 위상동기루프 회로 및 위상동기루프 회로의 락 검출방법이 개시된다. 위상동기루프 회로는 락 검출회로를 구비한다. 락 검출회로는 락 검출 개시신호 발생회로, 락 검출 클럭 발생회로, 및 락 검출신호 발생회로를 구비한다. 락 검출 개시신호 발생회로는 위상/주파수 검출기에 의해 각각 발생된 업 신호와 다운 신호를 수신하고, 업 신호 또는 다운 신호의 펄스 폭이 소정의 값에 도달했을 때 락 검출 개시신호를 발생시킨다. 락 검출 클럭 발생회로는 업 신호와 다운 신호를 수신하여 래치하고 업 신호와 다운 신호에 기초하여 락 검출 클럭신호를 발생시킨다. 락 검출신호 발생회로는 락 검출 개시신호 발생회로로부터 락 검출 개시신호를 수신하고 락 검출 클럭 발생회로로부터 락 검출 클럭신호를 수신하여 락 검출 클럭신호의 수를 카운팅하고 락 검출신호를 발생시킨다.
위상동기루프 회로는 위상동기루프 회로의 동작영역을 판별할 수 있고, 동작영역들의 특성을 이용하여 위상동기가 충분히 이루어진 후에 락 검출신호를 출력할 수 있다.

公开(公告)号：KR100540930B1

公开(公告)日：2006-01-11

申请号：KR1020030076990

申请日：2003-10-31

Applicant: 삼성전자주식회사

Inventor： 전필재 ,  김도영

IPC: H03L7/10

CPC classification number: H03L7/0812 ,  H03L7/0891 ,  H03L7/095 ,  H03L7/10

Abstract: 위상주파수 검출기, 차지펌프 회로, 루프필터, 전압제어 지연라인, 및 코스 락 검출신호와 초기화 신호를 발생시키는 코스 락 검출기를 구비하는 지연동기루프 회로가 개시된다. 지연동기루프 회로는 하모닉 락 상태와 데드 락 상태를 피함으로써 넓은 범위의 지연시간에 대해 안전하게 락 상태에 이를 수 있다.

公开(公告)号：KR1020050033896A

公开(公告)日：2005-04-14

申请号：KR1020030069433

申请日：2003-10-07

Applicant: 삼성전자주식회사

Inventor： 김우석 ,  전필재

IPC: H03L7/08

CPC classification number: H03L7/095 ,  H03L7/0891

Abstract: A phase lock loop circuit having a phase lock detecting function and a method for detecting phase lock therefor are provided to output a lock detection signal after performing a phase synchronization process by characteristics of operating regions of the phase lock loop circuit. A lock detection start signal generation circuit(620) receives up and down signals generated by a phase/frequency detector, and generates a lock detection start signal when a pulse width of the up signal or the down signal approaches a predetermined value. A lock detection clock generation circuit(640) receives the up and down signals and generates a lock detection clock signal on the basis of the up and down signals. A lock detection signal generation circuit(660) receives the lock detection start signal from the lock detection start signal generation circuit(620) and the lock detection clock signal from the lock detection clock generation circuit(640), counts the number of lock detection clock signals, and generates a lock detection signal.

Abstract translation: 提供一种具有相位锁定检测功能的锁相环电路和用于检测相位锁定的方法，以通过锁相环电路的工作区域的特性执行相位同步处理之后输出锁定检测信号。 锁定检测开始信号生成电路（620）接收由相位/频率检测器产生的上下信号，并且当上升信号或下降信号的脉冲宽度接近预定值时产生锁定检测开始信号。 锁定检测时钟生成电路（640）接收上下信号，并根据上下信号产生锁定检测时钟信号。 锁定检测信号生成电路（660）从锁定检测开始信号生成电路（620）接收锁定检测开始信号，并从锁定检测用时钟生成电路（640）接收锁定检测时钟信号，对锁定检测时钟 信号，并产生锁定检测信号。

公开(公告)号：KR100374648B1

公开(公告)日：2003-03-03

申请号：KR1020010037632

申请日：2001-06-28

Applicant: 삼성전자주식회사

Inventor： 김상영 ,  전필재

IPC: H03L7/08

CPC classification number: H03L7/0996 ,  H03L7/081

Abstract: For a phase-locked loop, disclosed is a method (and corresponding apparatus) for reducing electromagnetic interference caused by a clock signal produced by a voltage controlled oscillator, the method comprising: generating a control signal having a first type, e.g., sinusoidal, of slight variation in magnitude relative to a nominal magnitude value thereof; and providing the slightly varying control signal to a voltage-controlled oscillator ("VCO") to obtain a clock signal exhibiting a second type, e.g., sinusoidal, of slight variation in frequency relative to a nominal frequency value thereof. The slight variation is non-negligible.

Abstract translation: 对于锁相环，公开了用于减少由压控振荡器产生的时钟信号引起的电磁干扰的方法（和相应装置），所述方法包括：产生具有第一类型的控制信号，例如正弦的 量值相对于其标称量值的轻微变化; 并将微小变化的控制信号提供给压控振荡器（“VCO”）以获得时钟信号，该时钟信号呈现相对于其标称频率值具有轻微频率变化的第二类型，例如正弦波。 轻微的变化是不可忽略的。

公开(公告)号：KR1020030001825A

公开(公告)日：2003-01-08

申请号：KR1020010037632

申请日：2001-06-28

Applicant: 삼성전자주식회사

Inventor： 김상영 ,  전필재

IPC: H03L7/08

CPC classification number: H03L7/0996 ,  H03L7/081

Abstract: PURPOSE: A phase locked loop(PLL) to reduce electromagnetic interference and a control method thereof are provided, which reduces electromagnetic interference effectively by reducing an energy level of frequencies generated from the electromagnetic interference in a broadband. CONSTITUTION: The phase locked loop(PLL) to reduce electromagnetic interference includes a phase comparator(10) comparing phases of a reference clock signal(Fref) and a feedback clock signal(Ffb) and outputting an up signal(UP) or a down signal(DN) according to the comparison result, and a charge pump(12) generating a charge signal to supply or sink charges in response to the up signal or the down signal, and a loop filter(14) generates a DC control voltage by filtering the charge signal in a low pass band. A voltage controlled oscillator(16) generates an output clock signal oscillated as an oscillation frequency corresponding to the control voltage. A multi phase interpolator(18) generates overlapping signals(CLK0-CLKn-1) having an offset using the output clock signal. And a feedback signal output part(24) judges whether the feedback clock signal is locked to the reference clock signal by inputting the up/down signal, and outputs the output clock signal as the feedback clock signal before it is locked, and outputs the feedback clock signal by selecting overlapping clock signals sequentially when it is locked.

Abstract translation: 目的：提供一种降低电磁干扰的锁相环（PLL）及其控制方法，通过降低宽带电磁干扰产生的频率能量水平，有效降低电磁干扰。 构成：用于减少电磁干扰的锁相环（PLL）包括比较参考时钟信号（Fref）和反馈时钟信号（Ffb）的相位并输出上升信号（UP）或下降信号的相位比较器（10） （DN），以及响应于上升信号或下降信号产生电荷信号以提供或吸收电荷的电荷泵（12），并且环路滤波器（14）通过滤波产生DC控制电压 充电信号处于低通频带。 压控振荡器（16）产生作为与控制电压对应的振荡频率振荡的输出时钟信号。 多相内插器（18）使用输出时钟信号产生具有偏移的重叠信号（CLK0-CLKn-1）。 并且反馈信号输出部分（24）通过输入上/下信号来判断反馈时钟信号是否被锁定到参考时钟信号，并且在锁定之前将输出时钟信号作为反馈时钟信号输出，并输出反馈信号 时钟信号通过在锁定时顺序选择重叠的时钟信号。

公开(公告)号：KR1019990024645A

公开(公告)日：1999-04-06

申请号：KR1019970045870

申请日：1997-09-04

Applicant: 삼성전자주식회사

Inventor： 전필재

IPC: G11C11/40

Abstract: 본 발명은 기준전압 발생회로에 관한 것으로, 전원전압을 인가하는 제 1 저항과, 바이어스단에 연결된 제 1 PMOS 트랜지스터와, 전류원으로 동작하는 제 2 PMOS 트랜지스터 및 제 3 NMOS 트랜지스터를 구비한다. 바이어스단의 전압 변화에 대응하여 제 2 PMOS 트랜지스터를 통해서 제 1 PMOS 트랜지스터의 게이트-소스 전압을 제어한다. 따라서 PMOS 트랜지스터를 이용하여 바이어스단(BIAS)의 출력전압을 안정적으로 유지하도록 하는 기준전압 발생회로를 구현함으로서 이를 구비하는 칩의 크기를 줄인다.