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公开(公告)号：KR1019960039404A
公开(公告)日：1996-11-25
申请号：KR1019950009000
申请日：1995-04-17
Applicant: 삼성전자주식회사
IPC: H01L27/115
Abstract: 불휘발성 메모리장치 및 그 제조방법에 대해 기재되어 있다. 이는 셀 어레이 영역에 형성된 단위 메모리 셀들, 주변회로 영역에 형성된 주변회로 소자들, 상기 셀 어레이 영역과 주변회로 영역 사이에 형성된 필드산화막, 및 상기 필드산화막 상에, 상기 필드산화막을 따라 길게 형성된 더미 도전패턴을 포함하는 것을 특징으로 한다. 따라서, 주변회로부와 셀 어레이부 사이에 형성된 필드산화막 상에 더미 도전패턴이 형성되도록 단위 셀 주변회로 소자를 제조하여, 주변회로부와 셀 어레이부 사이에 형성된 필드산화막이 손상되는 것을 저하시킴으로써, 소자 간의 절ㄹ연특성을 향상시켰다.
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公开(公告)号：KR1019960039146A
公开(公告)日：1996-11-21
申请号：KR1019950008399
申请日：1995-04-11
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: 본 발명은 반도체장치의 고집적화를 위하여 특정영역에 비트라인 콘택 형성방법 및 구조에 관해 개시한다. 본 발명의 비트라인 콘택구조는 반도체기판, 상기 반도체기판상에 형성된 필드 및 활성영역, 상기 활성영역상에 형성된 얕은 정크션, 상기 활성영역 또는 활성영역 일부와 상기 필드영역일부를 포함하는 영역에 비 대칭적으로 형성된 깊은 정크션, 상기 깊은 영역상에 형성된 콘택홀 및 상기 콘택홀을 매립하면서 반도체기판 전면에 형성된 도핑된 도전층을 패터닝하여 형성된 비트라인을 구비한다.
본 발명에 의하면 비트라인 콘택의 다양한 형성방법을 제공한다. 그리고 이 모든 방법은 비트라인간의 절연길이를 증대시킨다. 따라서 절연성을 유지하면서 비트라인 간의 간격을 좁게 형성할 수 있다. 따라서 반도체장치의 고집적화를 달성할 수 있다.-
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公开(公告)号：KR1019960003000B1
公开(公告)日：1996-03-02
申请号：KR1019920014883
申请日：1992-08-19
Applicant: 삼성전자주식회사
Inventor： 최정혁
IPC: H01L27/10
Abstract: a second conduction type source and a second conduction type drain formed respectively to be separated on the desired region of a first conduction type semiconductor; a first insulation film and a first conductor formed to be laminated on a channel region between the source region and the drain region; a second conductor consisting of a second insulation film and a control gate formed to be laminated on the first conductor; a fourth insulation film formed on the second insulation film, which is positioned on the first conductor and on the side wall of the second conductor; and a fourth conductor of spacer shape consisting of a floating gate to be formed on the fourth insulation film and connected to the first conductor. The device has reduced operation voltage since coupling ratio of capacitor is increased.
Abstract translation: 分别形成在第一导电型半导体的期望区域上分离的第二导电型源极和第二导电型漏极; 第一绝缘膜和第一导体，形成为层压在源极区域和漏极区域之间的沟道区域上; 由第二绝缘膜和控制栅极构成的第二导体，其被形成为层叠在第一导体上; 形成在第二绝缘膜上的第四绝缘膜，其位于第一导体上和第二导体的侧壁上; 以及由形成在第四绝缘膜上并连接到第一导体的浮栅组成的间隔物形状的第四导体。 该器件由于电容器的耦合比增加而降低了操作电压。
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公开(公告)号：KR1019950034731A
公开(公告)日：1995-12-28
申请号：KR1019940010489
申请日：1994-05-13
Applicant: 삼성전자주식회사
IPC: H01L27/10
Abstract: 트랜지스터간의 절연특성 및 동작열화를 방지할 수 있는 비휘발성 반도체 메모리 장치의 제조방법에 관하여 개시한다. 메모리 셀 배령부과 주변회로부를 갖는 비휘발성 메모리 장치의 제조방법에 있어서, 상기 반도체 기판상에 필드산화막을 형성하여 소자형성 영역 및 소자분리 영역을 형성하는 단계와, 상기 필드산화막이 형성된 기판의 저면에 제1 유전체층을 형성하는 단계와, 상기 제1 유전층상에 제1 도전층을 형성하는 단계와, 상기 제1 도전층을 패터닝하여 상기 메모리 셀 배열부 및 상기 주변회로부에 제1 도전 패턴을 형성하는 단계와, 상기 제1 도전패턴이 형성된 기판의 전면에 제2 유전체층을 형성하는 단계와, 상기 주변회로 영역에 형성된 상기 제2 유전체층, 제1 도전패턴 및 제1 유전체층을 선택적으로 식각하여 주변회로 영역의 기판 표면을 노출시키는 단계와, 상기 노출된 주변회로 영역의 기판 및 셀 배열부의 제2 유전체층위에 제3 유전체층을 형성한느 계와, 상기; 제3 유정체층이 형성되어 있는 기판의 전면에 제2 도전층을 형성하는 단계와, 및 상기 제2 도전층, 제2 유전체층, 제3 유전체층 및 제1 도전 패턴을 소정패턴으로 패터닝하여 주변회로부의 게이트 전극과 셀 배열부의 제어 게이드, 부유 게이트 및 상부 유전층을 형성하는 단계를 포함한다. 본 발명에 의한 비휘발성 메모리장치의 필드산화막의 감소 현성 및 실리콘 표면의 핏팅 형상을 억제할 수 있다.
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Patent Agency Ranking
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公开(公告)号：KR1019940004831A
公开(公告)日：1994-03-16
申请号：KR1019920014810
申请日：1992-08-18
Applicant: 삼성전자주식회사
IPC: H01L27/115
Abstract: 본 발명은 불휘발성 반도체메모리장치 및 그 제조방법에 관한 것이다.
본 발명은 제1도전형의 반도체기판, 상기 제1도전형의 반도체기판에 형성된 제2도전형의 제2불순물영역과 상기 제2불순물영역내에 형성된 제1도전형의 제1불순물영역 및 상기 제1불순물영역상에 형성된 부유게이트와 제어게이트 그리고 소오스, 드레인영역으로 이루어진 다수의 메모리셀로 구성된 셀어레이, 및 상기 제1도전형의 반도체기판에 형성된 또다른 제2불순물영역과 상기 제1도전형의 반도체기판에 형성된 제1불순물영역, 상기 반도체기판에 형성된 제1불순물영역 및 반도체기판에 형성된 또다른 제2불순물영역과 상기 제1 및 제2불순물영역 사이의 상기 제1도전형의 반도체기판상에 각각 형성된 게이트 및 소오스 드레인영역으로 이루어진 트랜지스터로 구성된 주변회로를 구비하여 이루어진 것을 특징으로 하는 불휘발성 반도체메모리장치 제공한다.
본 발명에 의하면, 단축된 공정에 의해 특성이 우수한 불휘발성 반도체메모리장치를 제조할 수 있다.-
公开(公告)号：KR1019940003036A
公开(公告)日：1994-02-19
申请号：KR1019920013817
申请日：1992-07-31
Applicant: 삼성전자주식회사
IPC: H01L27/10
Abstract: 본 발명은 반도체장치에 관한 것으로, 특히 다층게이트 구조률 가지는 불휘발성 메모리장치의 제조 방법 및 그 구조에 관한 것으로서, 셀어레이 영역과 주변회로 영역을 동일한 다층게 이트전극으로 형성하고, 주변회로영역상의 다층게이트전극을 서로 접속시켜 단일 게이트전극화 하므로써, 단일 식각공정으로 상기 두영역의 게이트구조를 형성하므로, 사진식각 공정의 감소로 공정이 단순해지고, 식각공정의 감소에 따라 필드산화막의 손실이 줄어들어 절연능력이 증가하며, 상기 다층도전막간의 층간절연막표면에 다결정실리콘을 얇게 데포하고 사진식각공정을 하므로써 층간절연막이 상기 사진식각공정에 의해 오염되는 것을 방지하여, 우수한 층간절연 효과를 가진 스트리지셀을 가지는 다층게이트 구조의 반도체 메모리장치를 제공한다.
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公开(公告)号：KR100067546B1
公开(公告)日：1993-11-12
申请号：KR1019900015098
申请日：1990-09-22
Applicant: 삼성전자주식회사
IPC: H01L27/115
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公开(公告)号：KR100067543B1
公开(公告)日：1993-11-12
申请号：KR1019900020261
申请日：1990-12-10
Applicant: 삼성전자주식회사
Inventor： 최정혁
IPC: H01L27/10 , H01L27/112
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