公开(公告)号：KR1020080085567A

公开(公告)日：2008-09-24

申请号：KR1020070027284

申请日：2007-03-20

Applicant: 삼성전자주식회사

Inventor： 송재혁 ,  서강덕 ,  최정혁

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/11521 ,  H01L21/3213 ,  H01L21/76232 ,  H01L21/76838 ,  H01L21/76897

Abstract: A non-volatile memory device and a method of fabricating the same are provided to minimize degradation of inter-gate dielectric layer between an active area and a control gate electrode due to leakage of electric potential, and to improve endurance of the non-volatile memory device. A non-volatile memory device comprises: a plurality of active areas(103) defined on a semiconductor substrate(100); a gate insulating layer on the active areas; a floating gate over the gate insulating layer; an element separating layer(102) self-aligned on the floating gate to limit the active areas, and recessed to expose a sidewall of the floating gate; a control gate electrode(109a) to cover at least a part of an upper portion and the sidewall of the floating gate, and formed across the active areas and the upper portion of the element separating layer; and an inter-gate dielectric layer disposed between the floating gate and the control gate electrode, wherein the control gate electrode has a P-type impurity.

Abstract translation: 提供了一种非易失性存储器件及其制造方法，以便由于电位的泄漏而使有源区和控制栅电极之间的栅极间电介质层的劣化最小化并提高非易失性存储器的耐久性 设备。 非挥发性存储器件包括：限定在半导体衬底（100）上的多个有源区（103）; 有源区上的栅极绝缘层; 栅极绝缘层上的浮栅; 元件分离层（102），其在所述浮置栅极上自对准以限制所述有源区域，并且凹入以暴露所述浮动栅极的侧壁; 控制栅极电极，覆盖浮置栅极的上部和侧壁的至少一部分，并跨越元件分离层的有源区域和上部部分形成; 以及设置在所述浮置栅极和所述控制栅电极之间的栅极间电介质层，其中所述控制栅电极具有P型杂质。

公开(公告)号：KR100206183B1

公开(公告)日：1999-07-01

申请号：KR1019960044947

申请日：1996-10-09

Applicant: 삼성전자주식회사

Inventor： 정휘택 ,  서강덕

IPC: G11C5/14

Abstract: 본 발명은 바디 효과에 따른 문턱 전압의 상승을 방지함으로서 저 전원 전압에서도 고전압을 발생할 수 있는 반도체 메모리 장치의 고전압 발생 회로에 관한 것이다. 이러한 회로에 의하면, 교대로 형성된 복수개의 제 1 및 제 2 챠지 펌프용 MOS 트랜지스터들 각각의 게이트-소오스가 상호 연결된 접속점에 챠지된 전압을 전압이 순차적으로 범프되는 방향으로 인접한 제 1 및 제 2 챠지 펌프용 MOS 트랜지스터 각각의 벌크에 인가되도록 하였다. 펌핑 동작이 진행됨에 따라 각 제 1 및 제 2 챠지 펌프용 MOS 트랜지스터 각각의 게이트-소오스가 상호 연결된 접속점에 대응되는 벌크의 전압이 상기 각 접속점에 해당되는 전압으로 가변된다. 이로서, 상기 각 MOS 트랜지스터 각각의 소오스와 벌크 사이에 생긴 전압차에 의한 문턱 전압의 상승을 방지할 수 있다. 또한, 각각의 소오스와 벌크간의 전압차를 줄임으로서 상기 각 MOS 트랜지스터의 문턱 전압값은 작아지게 되며, 이로서 저 전원 전압에서도 고전압을 발생시킬 수 있게 된다.

公开(公告)号：KR1019970051333A

公开(公告)日：1997-07-29

申请号：KR1019950047555

申请日：1995-12-07

Applicant: 삼성전자주식회사

Inventor： 최영준 ,  서강덕

IPC: G11C16/06

Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
셀에 다수상태의 정보를 프로그램, 프로그램 검증, 리이드 동작을 하기 위한 다수상태 불휘발성 반도체 메모리 장치에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
셀에 다수상태의 정보를 프로그램, 프로그램 검증, 리이드 동작을 하기 위한 다수상태 불휘발성 반도체 메모리 장치를 제공함에 있다.
3. 발명의 해결방법의 요지
소오스, 드레인, 컨트롤 게이트 및 다수상태의 프로그램된 전하를 저장하기 위한 플로팅 게이트를 가지며, 상기 소오스, 드레인 및 컨트롤 게이트의 대응된 워드라인에 특정한 전압을 인가하여 셀 데이터를 리이드, 프로그램, 프로그램 검증, 소거동작을 하기 위한 메모리 셀을 가지는 다수상태의 불휘발성 반도체 메모리 장치에 있어서, 상기 메모리 셀 중 다수의 선택된 셀들의 비트라인에 연결되고, 상기 선택된 셀에 흐르는 전류가 임의의 레벨보다 크거나 작은지를 감지할 수 있고, 원하는 상태로 프로그램할 데이터의 임시 저장 수단을 포함하는 제1수단과, 상기 비트라인과 연결되고 상기 제1수단에 의한 센싱된 데이터의 결과에 따라 프로그램의 실시여부를 조절하기 위한 제2수단과, 상기 제1수단과 제2수단과 공통 연결되며 상기 제1수단의 출력치 를 비트단위로 변경시키기 위한 제3수단과, 상기 메모리 셀 중 다수의 선택된 셀들의 상기 워드라인에 연결되고, 상기 셀의 상태에 따른 기준전압을 발생하기 위한 제4수단과, 상기 워드라인 및 제4수단에 공통 연결되고 프로그램된 셀 상태를 검증하고 이에 응답하여 상기 제4수단을 제어하기 위한 제5수단을 가짐을 요지로 한다.
4. 발명의 중요한 용도
다수상태 불휘발성 반도체 메모리 장치에 적합하다.

公开(公告)号：KR1019940022834A

公开(公告)日：1994-10-21

申请号：KR1019930003299

申请日：1993-03-05

Applicant: 삼성전자주식회사

Inventor： 최정달 ,  서강덕

IPC: H01L27/10

Abstract: 본 발명은 반도체 메모리장치의 비트선 전류를 셀전류보다 크게 함으로써 고속, 저전압동작을 할 수 있는 비트선콘택 메모리구조에 관한 것이다.
본 발명은 통상의 MOS메모리구조에서 비트선 콘택부위에 바이폴라 트랜지스터를 형성함으로써 메모리셀의 구동전류를 증폭하여 비트선에 흐르게 하는 바이폴라 트랜지스터, 선택트랜지스터 및 데이타저장부(Memory element)로 이루어진 단위 메로리셀로 구성된 엑티브콘택구조를 갖는 메모리셀구조를 제공한다.
본 발명에 의하면, 집적도를 증가시키는 것이 용이하게 되며, 액티브콘택장치의 바이폴라트랜지스터의 증폭에 의해 셀전류가 기본셀에서보다 커지기 때문에 고속화와 저전압화가 용이하게 된다.

公开(公告)号：KR1019940018870A

公开(公告)日：1994-08-19

申请号：KR1019930000390

申请日：1993-01-13

Applicant: 삼성전자주식회사

Inventor： 서강덕 ,  김진기 ,  최정혁

IPC: G11C16/00

Abstract: 고속 동작과 칩면적을 축소할 수 있는 불휘발성 반도체 메모리 장치가 개시되고 있다. 그러한 목적을 달성하기 위하여 블럭 소거 동작에서 선택된 메모리 블럭의 워드라인들은 기준전위에 놓여지고 비선택적 메모리블럭의 워드라인들은 부유상태로 놓여지고 반도체 기판에 소거전압을 인가하면 상기 부유상태의 워드라인들은 상기 소거전압으로 용량 커플링되어 자동적으로 소거가 방지된다. 또한 프로그램 동작에서 선택된 워드라인과 관련된 낸드 쎌유닛들을 구성하는 직렬접속된 메모리 트랜지스터들의 채널들과 소오스 및 드레인 정션들을 제어게이트들에 인가되는 프로그램전압 또는 패스전압의 용량 커플링 또는 공통소오스 라인을 통해 충전하고 소거시와 반대되는 모우드로 프로그램하는 낸드쎌들의 상기 충전전압을 비트라인으로 방전시켜 소거시의 모우드와 동일 모우드로 프로그램되는 낸드쎌들은 비트라인들과의 연결을 차단시켜 프로그램이 자동적으로 방지된다. 또한 그러한 동작을 수행하는 디코오딩 기술이 개시되며 프로그램검증과 데이터 독출이 동일한 감지회로와 데이터 레지스터에 의해 행해지는 기술이 개시된다. 그러한 동작은 낸드쎌 또는 노아형 쎌을 가지는 메모리 어레이에 대해서도 마찬가지로 적용될 수 있다.

公开(公告)号：KR100466980B1

公开(公告)日：2005-01-24

申请号：KR1020020002309

申请日：2002-01-15

Applicant: 삼성전자주식회사

Inventor： 이영택 ,  서강덕

IPC: G11C16/08

CPC classification number: G11C7/109 ,  G11C7/1078 ,  G11C7/1087 ,  G11C16/0483 ,  G11C16/32 ,  G11C2216/14

Abstract: An address register (150) receives address of an output signal of an input buffer circuit (160) based on an address load signal from a control logic (200). A command register receives a command output from the buffer circuit based on a command load signal from control logic. A data input register (190) receives simultaneously the outputs of buffer circuits (160,170) based on data load signal from the control logic. An independent claim is also included for non volatile memory operating method.

Abstract translation: 地址寄存器（150）基于来自控制逻辑（200）的地址加载信号来接收输入缓冲器电路（160）的输出信号的地址。 命令寄存器基于来自控制逻辑的命令加载信号来接收从缓冲器电路输出的命令。 数据输入寄存器（190）基于来自控制逻辑的数据加载信号同时接收缓冲器电路（160,170）的输出。 独立权利要求也包含在非易失性存储器操作方法中。

公开(公告)号：KR1020040043363A

公开(公告)日：2004-05-24

申请号：KR1020020071599

申请日：2002-11-18

Applicant: 삼성전자주식회사

Inventor： 서강덕 ,  이영택 ,  이진욱

IPC: G11C16/00

CPC classification number: G11C16/3454 ,  G11C16/0483 ,  G11C16/30

Abstract: PURPOSE: A flash memory device and its program verification method are provided to prevent a program fail of flash memory cells. CONSTITUTION: According to the flash memory device(400), a plurality of flash memory cells are arranged in a memory cell array block. A program verification voltage generation part(410) generates a program verification voltage variably to check whether the flash memory cells are programmed. And a word line level selection part transfers the program verification voltage to a word line connected to a control gate of the flash memory cells.

Abstract translation: 目的：提供闪存设备及其程序验证方法，以防止闪存单元的程序故障。 构成：根据闪速存储器件（400），多个闪存单元被布置在存储单元阵列块中。 程序验证电压产生部分（410）可变地生成程序验证电压，以检查闪存单元是否被编程。 并且字线电平选择部分将程序验证电压传送到连接到闪速存储器单元的控制栅极的字线。

公开(公告)号：KR100257866B1

公开(公告)日：2000-06-01

申请号：KR1019970077268

申请日：1997-12-29

Applicant: 삼성전자주식회사

Inventor： 최기환 ,  서강덕 ,  이승근

IPC: G11C16/06

CPC classification number: G11C16/12 ,  G11C5/145 ,  H02M3/073

Abstract: PURPOSE: A non-volatile memory device having a charge pumping circuit is provided to maintain the voltage difference between the source and bulk of a transmission transistor during pumping operation. CONSTITUTION: The circuit includes a semiconductor substrate of the first conductive type, a source node, an output node, plurality of well regions, plurality of transmission transistors(MPi) and plurality of boosting capacitors(Ci). The semiconductor substrate of the first conductive type has at least main surface. The source node receives a supply voltage. The output node outputs high voltage. The well regions are formed on the semiconductor substrate having the second conduction type opposite to the first conduction type and the well regions are maintained floated during pumping operation. The transmission transistors(MPi) are formed in the well regions and are coupled between the source node and the output node in series. Each of the boosting capacitors(Ci) are coupled with corresponding transistors.

Abstract translation: 目的：提供具有电荷泵浦电路的非易失性存储器件，以在泵送操作期间保持传输晶体管的源极和体积之间的电压差。 构成：电路包括第一导电类型的半导体衬底，源节点，输出节点，多个阱区，多个透射晶体管（MPi）和多个升压电容器（Ci）。 第一导电类型的半导体衬底至少具有主表面。 源节点接收电源电压。 输出节点输出高电压。 阱区形成在具有与第一导电类型相反的第二导电类型的半导体衬底上，并且阱区在泵送操作期间保持浮置。 传输晶体管（MPi）形成在阱区中并串联在源节点和输出节点之间。 每个升压电容器（Ci）与相应的晶体管耦合。

公开(公告)号：KR100205240B1

公开(公告)日：1999-07-01

申请号：KR1019960039904

申请日：1996-09-13

Applicant: 삼성전자주식회사

Inventor： 박종욱 ,  서강덕

IPC: G11C16/06

CPC classification number: G11C16/10 ,  G11C11/5621 ,  G11C11/5628 ,  G11C16/0483 ,  G11C16/32 ,  G11C2211/5641 ,  G11C2211/5642

Abstract: 이 불휘발성 반도체 메모리 장치는 하나의 기판 상의 한 영역에 형성된 단일 비트 메모리 셀 어레이와, 다른 영역에 형성된 다중 비트 메모리 셀 어레이와, 셀 어레이들의 경계에서 전기적으로 단선된 복수 개의 비트 라인들과, 단일 비트 기입 및 독출 동작들을 위한 복수 개의 단일 비트 감지 증폭기들과, 다중 비트 기입 및 독출 동작들을 위한 복수 개의 다중 비트 감지 증폭기들을 구비한다. 이로써, 하나의 칩에서 다중 비트 동작과 단일 비트 동작이 메모리 셀 어레이의 국부적인 영역에서 동시에 수행될 수 있다.

公开(公告)号：KR100172378B1

公开(公告)日：1999-03-30

申请号：KR1019950067815

申请日：1995-12-30

Applicant: 삼성전자주식회사

Inventor： 이형곤 ,  임흥수 ,  서강덕

IPC: G11C17/00

CPC classification number: G11C17/126 ,  G11C16/0491

Abstract: 본 발명은, 복수개의 워드라인들의 각각에 게이트가 접속되고 인접하는 서브비트라닝사이에 연결되어 열방향으로 배열된 메모리셀들로 이루어진 복수개의 메모리뱅크들을 포함하는 메모리셀어레이를 가지는 반도체메모리소자에 관한 것으로서, 상기 메모리셀어레이가, 행방향으로 배열되어 센스앰프가 연결된 복수개의 메인비트라인들과, 상기 메모리뱅크들의 사이에 배치되고 제1그룹의 선택트랜지스터들을 통하여 상기 메인비트라인들의 각각에 연결된 제1그룹의 서브비트라인들과, 상기 메모리뱅크들의 사이와 상기 제1그룹의 서브비트라인들의 사이에 배치되고 제2그룹의 선택트랜지스터들을 통하여 접지전압으로 연결되는 제2그룹의 서브비트라인들을 구비한다.