公开(公告)号：KR100448090B1

公开(公告)日：2004-11-16

申请号：KR1019970081600

申请日：1997-12-31

Applicant: 삼성전자주식회사

Inventor： 임지운

IPC: H01L21/336

Abstract: PURPOSE: A method for fabricating a semiconductor device is provided to prevent an increase of junction capacitance on a junction part between a source/drain and a well by implanting selectively impurity ions into only a channel part of a MOS transistor. CONSTITUTION: A well(104) is formed on a semiconductor substrate(100) by performing a field ion implantation process. A pseudo gate electrode is formed on a predetermined part of the semiconductor substrate. A source/drain is formed on the semiconductor substrate corresponding left and right sides of the pseudo gate electrode. An interlayer dielectric(116) is formed between the pseudo gate electrode and the pseudo gate electrode. An intaglio gate pattern is formed within the interlayer dielectric. An ion implantation process is performed to control a threshold voltage. A gate electrode is formed within the intaglio gate pattern.

公开(公告)号：KR1019990001664A

公开(公告)日：1999-01-15

申请号：KR1019970025057

申请日：1997-06-17

Applicant: 삼성전자주식회사

Inventor： 임지운

IPC: H01L21/768

Abstract: 본 발명은 반도체 장치의 다층 배선 제조 방법에 관한 것으로서, 특히 다층의 배선 구조를 가진 반도체 장치의 절연막을 요철 형태로 형성하고, 이어 상기 절연막의 요철 부분에 금속 패턴을 형성하여 전체 금속 라인의 높이를 다르게 제조 하는 것을 특징으로 한다. 따라서, 본 발명은 인접한 금속 라인의 공간을 넓이므로서 기생 커패시턴스가 감소되어 디바이스의 수행능력을 향상시킨다.

公开(公告)号：KR1019980005888A

公开(公告)日：1998-03-30

申请号：KR1019960025269

申请日：1996-06-28

Applicant: 삼성전자주식회사

Inventor： 임지운

IPC: H01L21/335