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公开(公告)号：KR1020090042501A
公开(公告)日：2009-04-30
申请号：KR1020070108289
申请日：2007-10-26
Applicant: 숭실대학교산학협력단
Inventor： 이찬호
IPC: H04N19/42
CPC classification number: H04N19/44 , H04N19/13 , H04N19/159 , H04N19/513
Abstract: Efficient pipeline architecture and a method for design and implement a decoder for H.264 standards are provided to improve a performance and to reduce power consumption through preventing a wasted cycle in a calculation by implementing a pipeline architecture to deliver a data only after a completion of calculation for a data block for each step. Data are adaptively transmitted according to the operation processing speed of operator, when data transmission is between an internal algorithm of the H.264 decoders, a number of transmission cycle of data block, or transmission time are not determined. An operation time is not fixed for each step; data is transmitted as soon as an operator is prepared after the generation of an output data. According to an input data, a processing speed of each operator is different. Therefore, the IDLE time in some cases, to be generated is removed and the throughput performance of the complete system is increased.
Abstract translation: 提供了高效的流水线架构和用于设计和实现用于H.264标准的解码器的方法，以通过实施流水线架构仅在完成之后提供数据来提高性能并且通过防止计算中的浪费循环来降低功耗 计算每个步骤的数据块。 当数据传输在H.264解码器的内部算法之间，数据块的传输周期数或传输时间未被确定时，根据操作者的操作处理速度自适应地发送数据。 每个步骤的操作时间不固定; 一旦在产生输出数据之后准备操作者，就立即传送数据。 根据输入数据，每个操作者的处理速度是不同的。 因此，在某些情况下，要生成的空闲时间被删除，并且提高了整个系统的吞吐量性能。
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公开(公告)号：KR101985082B1
公开(公告)日：2019-05-31
申请号：KR1020170090315
申请日：2017-07-17
Applicant: 숭실대학교산학협력단
Inventor： 이찬호
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公开(公告)号：KR1020150062784A
公开(公告)日：2015-06-08
申请号：KR1020130147780
申请日：2013-11-29
Applicant: 숭실대학교산학협력단
Inventor： 이찬호
CPC classification number: G06F13/4234 , G06F3/00 , G06F13/28
Abstract: 다수의접근요청을처리할수 있는다중프로세서용메모리장치및 이를포함하는메모리시스템을개시한다. 메모리장치는메모리컨트롤러로부터명령및 제어신호를수신받을수 있는하나의명령어및 제어신호포트와, 메모리컨트롤러로부터주소신호를수신받을수 있는하나의주소포트와, 메모리컨트롤러의다수의메모리접근요청을동시에처리할수 있도록독립적으로구동하는복수개의채널을형성하는데이터포트및 명령어및 제어신호포트와상기주소포트를통해복수개의메모리접근요청이순차적으로전송되면상기복수개의메모리접근요청을동시에처리할수 있도록복수개의서브뱅크단위로분리된복수개의메모리뱅크를포함하므로, 복수개의채널및 서브뱅크를이용하여다수의메모리접근요청을동시에처리할수 있다.
Abstract translation: 公开了可以对多个访问请求进行处理的多处理器存储器装置，以及包括其的存储器系统。 存储装置包括：能够从存储器控制器接收命令和控制信号的命令和控制信号端口; 能够从存储器控制器接收地址信号的地址端口; 用于形成多个独立驱动的通道的数据端口，以便同时处理存储器控制器的多个存储器访问请求; 以及分割成多个子库单元的多个存储器组，以在通过命令和控制信号端口和地址端口顺序地发送存储器访问请求时同时处理存储器访问请求。 通过使用信道和子行单元，可以同时处理多个存储器访问请求。
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公开(公告)号：KR101448189B1
公开(公告)日：2014-10-07
申请号：KR1020120082477
申请日：2012-07-27
Applicant: 숭실대학교산학협력단
Inventor： 이찬호
Abstract: 메모리 제어 장치 및 방법이 개시된다. 제어 클록 생성부는 메모리로 데이터를 송수신할 때 함께 전송되는 적어도 하나의 제어 클록을 생성한다. 메모리 인터페이스부는 메모리에 데이터를 쓰거나 메모리로부터 데이터를 읽어온다. 메모리 제어부는 메모리로부터 사전에 설정된 특정 데이터를 읽어올 때 제어 클록에 대응하여 특정 데이터를 읽어올 수 있을 것으로 사전에 설정된 적어도 하나의 예상 시점에 대하여, 각각의 예상 시점에서 읽어온 데이터와 특정 데이터를 비교하여 특정 데이터를 읽어온 예상 시점을 검출한다. 시스템 초기화부는 검출된 예상 시점과 메모리로부터 특정 데이터가 전송된 시점을 비교하여 특정 데이터를 읽어오는데 지연되는 지연 시간을 산출하고 메모리로부터 데이터가 전송된 시점에 산출된 지연 시간을 합한 최적 시점에서 데이터를 읽어온다. 본 발명에 따르면, PCB에 새로운 시스템을 구성하여도 초기화 시 지연 시간을 새로 설정하므로 제어기와 메모리의 통신 지연 문제를 해결할 수 있다. 또한 고속의 SRAM, DRAM, 플래시 메모리 등에 사용 가능하며 내부의 클록과 레지스터를 활용하여 최소한의 추가적인 로직으로 구현이 가능하다.
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公开(公告)号：KR1020140073240A
公开(公告)日：2014-06-16
申请号：KR1020120141253
申请日：2012-12-06
Applicant: 숭실대학교산학협력단 , 건국대학교 산학협력단
IPC: G06F1/16
CPC classification number: G06F1/16 , G06F1/1601 , G06F1/163
Abstract: The present invention discloses a wearable computer and a method for connecting conductive fibers of the wearable computer and an electronic module. The wearable computer including an electronic module according to the present invention includes a metal wire which is connected to the electronic module and has a circular loop formed toward the electronic module; conductive fibers which is arranged to twist with the metal wire while forming a spiral pattern from the predetermined point of the circular loop. The present invention can stably couple the metal wire and the conductive fibers and prevent the connection point from being damaged.
Abstract translation: 本发明公开了一种可穿戴计算机和用于连接可佩戴计算机和电子模块的导电纤维的方法。 包括根据本发明的电子模块的可佩戴计算机包括连接到电子模块并具有朝向电子模块形成的圆形回路的金属线; 布置成与金属线扭曲同时从圆形环的预定点形成螺旋图案的导电纤维。 本发明可以稳定地耦合金属线和导电纤维，并防止连接点的损坏。
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Patent Agency Ranking
公开(公告)号：KR101197294B1
公开(公告)日：2012-11-05
申请号：KR1020100115377
申请日：2010-11-19
Applicant: 숭실대학교산학협력단
Inventor： 이찬호
IPC: H04L29/08 , H04L12/801
Abstract: QoS 및 전송 효율 개선을 위한 SoC 기반 시스템 네트워크에서의 인터페이스 장치의 통신방법이 개시된다. 네트워크를 통한 통신을 개시하는 개시자로 동작하는 인터페이스 장치와 개시자의 통신 개시에 응답하는 목적지로 동작하는 인터페이스 장치가 신호 및 데이터를 송수신하기 위한 인터페이스 장치의 통신방법에 있어서, 개시자로부터 채널을 통해 목적지로 전송되는 전송 신호 또는 채널을 통해 목적지로부터 전송되는 응답 신호에 포함된 정보를 정의하는 명령어를 포함하되, 최상위 비트가 네트워크에서 개시자와 목적지 사이의 트랜잭션의 우선순위를 나타내는 커맨드 신호가 전송되며, 전송 신호에 포함된 제어 정보는 우선순위 필드를 포함하는 복수의 필드로 구성되고, 트랜잭션의 우선순위는 커맨드 신호의 최상위 비트 및 우선순위 필드를 조합하여 얻어진 값을 기초로 결정된다. 본 발명에 따르면, 커맨드 신호의 최상위 비트 및 전송 신호의 제어 정보에 포함된 우선순위 필드에 의해 트랜잭션의 우선순위를 결정함으로써 기존에 하드웨어 상에서 우선순위를 고정적으로 결정하였던 것과 달리 소프트웨어 상에서 유동적으로 우선순위를 제어할 수 있다.
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公开(公告)号：KR1020110113351A
公开(公告)日：2011-10-17
申请号：KR1020100032697
申请日：2010-04-09
Applicant: 숭실대학교산학협력단
Inventor： 이찬호
IPC: H04L29/06
CPC classification number: G06F13/4273 , G06F15/7825
Abstract: An SoC-based system network protocol in consideration of network efficiency is disclosed. An MSB of a command signal containing an instruction defining information that is contained in a transfer signal transferred from an initiator to a destination via a channel or in a response signal transferred from the destination via the channel indicates that a highest priority is assigned to a transaction between the initiator and the destination in the network, when the instruction contained in the command signal corresponds to address information contained in the transfer signal and response information contained in the response signal, and indicates last data of a signal transferred between the initiator and the destination when the instruction contained in the command signal corresponds to control information contained in the transfer signal and data contained in the transfer signal and the response signal.
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公开(公告)号：KR101063814B1
公开(公告)日：2011-09-08
申请号：KR1020090019181
申请日：2009-03-06
Applicant: 숭실대학교산학협력단
Inventor： 이찬호
Abstract: 본 발명은 디지털 회로 구현을 위한 효율적인 제곱근과 역제곱근 연산기 구조 및 방법에 관한 것으로, 3차원 그래픽 연산 등의 응용 분야에서 연산기를 효율적으로 구현하기 위한 디지털 회로 구현을 위한 효율적인 제곱근과 역제곱근 연산기 구조 및 방법에 관한 것이다. 부호(110)와 바이어스된 지수부(120) 및 프랙션(130)으로 구성되는 부동소수점(100) 또는 정수를 포함하는 고정소수점(200)의 이진 입력 값이 선택적으로 입력되는 참조테이블(300)과 연산기(400)로 구성되되, 상기 프랙션(130) 부분을 1+a+b (1>a>>b)로 표시하여, 상기 1+a의 제곱근 값과 역제곱근 값은 참조테이블(300)로 입력되고, 상기 b 값은 연산기(400)로 입력된다. 따라서, 본 발명은 부동소수점 및 고정소수점 형태의 입력을 위한 제곱근기 및 역제곱근기의 구조는 반복법을 사용하지 않고, Taylor 전개식을 이용하여 참조테이블과 부분 선형 보간법을 사용하여 참조테이블 크기를 줄이면서도 결과값의 정밀도를 높이고, 1사이클 이내의 잠복기를 갖는 연산기를 구현할 수 있다.
3차원 그래픽, 제곱근기, 역제곱근기, 부동소수점, Taylor 전개식Abstract translation: 本发明中，3-d的图形操作，诸如有效根用于实现数字电路，用于在应用程序和根据有效根和平方根倒数计算单元的结构和方法用于实现数字电路平方根倒数计算单元的结构高效地实现的算法，和 ＆lt; 参考表300，其中选择性地输入由符号110和偏置指数120组成的浮点100的二进制输入值和包含整数的分数130或固定点200， A和b），并且1 + a的平方根值和平方根倒数值被存储在查找表（1“a” 300，并且b值被输入到计算器400。 因此，本发明仍然是一个浮点和基于平方根和平方根倒数组为定点类型的输入的结构，而不是使用迭代方法，以减少基准表的大小使用参考表，并通过使用泰勒展开的局部线性插值 可以提高结果值的精度并在一个周期内实现具有潜伏期的操作员。
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公开(公告)号：KR101028806B1
公开(公告)日：2011-04-12
申请号：KR1020090126992
申请日：2009-12-18
Applicant: 숭실대학교산학협력단
IPC: H04L12/771
CPC classification number: H04L45/745 , G06F2213/0038
Abstract: PURPOSE: A communication device of a SoC network capable of applying various communication method according to a data transmission method is provided to obtain network structure corresponding to a communication method with a existing various protocols through usage of a linker of other structure. CONSTITUTION: A router(110) has a plurality of links(130-1~130-3). The router determines data transmission path about a communication request signal. A network interface(120-1~120-5) starts communicating among an IP(Intellectual Property) or a local network and the router if a communication permission signal is inputted from the router. The linker interlinks the router(110-1) and a neighboring router(110-1). According to data transmission method between the routers, linker has a supportable structure of a corresponding data transmission method.
Abstract translation: 目的：提供能够根据数据传输方法应用各种通信方式的SoC网络的通信设备，以通过使用其他结构的链接器来获得与具有现有各种协议的通信方法相对应的网络结构。 构成：路由器（110）具有多个链路（130-1〜130-3）。 路由器确定关于通信请求信号的数据传输路径。 如果从路由器输入通信许可信号，则网络接口（120-1〜120-5）开始在IP（知识产权）或本地网络与路由器之间进行通信。 链接器将路由器（110-1）和相邻路由器（110-1）互连。 根据路由器之间的数据传输方式，链接器具有相应数据传输方式的可支持结构。
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公开(公告)号：KR1020090100245A
公开(公告)日：2009-09-23
申请号：KR1020090019181
申请日：2009-03-06
Applicant: 숭실대학교산학협력단
Inventor： 이찬호
Abstract: PURPOSE: An efficient square root/inverse square root calculator structure for realizing a digital circuit and a method thereof are provided to reduce the size of a reference table by using the Taylor expansion and a partial linear interpolation method. CONSTITUTION: An efficient square root/inverse square root calculator structure for realizing a digital circuit comprises a binary input value of a floating point or fixed decimal point, a reference table(300) and an operator(400). The floating point consists of an exponential part and fraction which are biased with a code. The fixed decimal point includes an integer. The reference table and operator include the binary input value of the fixed decimal point.
Abstract translation: 目的：提供一种用于实现数字电路的有效的平方/平方根计算器结构及其方法，以通过使用泰勒展开和部分线性插值方法来减小参考表的尺寸。 构成：用于实现数字电路的有效平方根/反平方根计算器结构包括浮点或固定小数点的二进制输入值，参考表（300）和运算符（400）。 浮点由一个指数部分和一个用代码偏置的分数组成。 固定的小数点包括一个整数。 参考表和运算符包括固定小数点的二进制输入值。
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