公开(公告)号：KR100333673B1

公开(公告)日：2002-04-24

申请号：KR1019990039871

申请日：1999-09-16

Applicant: 한국전자통신연구원

Inventor： 강선 ,  채종억 ,  김봉태 ,  유태환 ,  김재근

IPC: H04L12/28

Abstract: 1. 청구범위에기재된발명이속하는기술분야본 발명은비동기전달모드망에서의음성및 전화급서비스제공장치에관한것임. 2. 발명이해결하고자하는과제본 발명은 ATM 망에서제공하는다양한서비스뿐만아니라, 사용자와망 사업자가기존의망에서제공하는음성서비스을원활히수용할수 있도록하는 ATM 망에서의음성및 전화급서비스제공장치를제공하는데그 목적이있다. 3. 발명의해결방법의요지본 발명은외부로부터입력되는각 채널의신호들을스위칭하기위한송신스위칭수단; 송신스위칭수단을통해스위칭되는신호들을입력받아 ATM 셀페이로드를생성하여다중화하고, 다중화한 ATM 셀페이로드에 ATM 헤더를삽입시켜생성한 ATM 셀을전송하는송신처리수단; 및송신처리수단에의해생성된 ATM 셀의 ATM 헤더를검색하여사용자셀을추출하고, 추출한사용자셀의분할/조립헤더에대한검색을통해추출하는시퀀스번호와잔류시간스탬프정보를이용하여포인터를구별하고, 구별한포인터를통해프레임의경계를찾아셀을전달하는수신처리수단을포함한다. 4. 발명의중요한용도본 발명은 ATM 망에이용됨.

公开(公告)号：KR1020010017640A

公开(公告)日：2001-03-05

申请号：KR1019990033266

申请日：1999-08-13

Applicant: 한국전자통신연구원

Inventor： 강선

IPC: H04L29/10

Abstract: PURPOSE: A UTOPIA(Universal Test and Operations PHY Interface for ATM) interface apparatus for a self-loopback test is provided to support a chip self-loopback test function with the addition of a simple internal logic circuit and to offer the convenience of chip testing. CONSTITUTION: A UTOPIA interface apparatus for the self-loopback test of an ATM layer chip is provided with an ATM layer UTOPIA transmitting part(21), an ATM layer receiving part(23), a master/slave selection signal input unit, a connection unit, the first external clock source(211) and the second external clock source(212). A physical layer UTOPIA transmitting part(29) and an ATM layer UTOPIA receiving part(210) are integrated together into the ATM layer receiving part(23). The master/slave selection signal input unit inputs a master/slave selection signal(s13) determining an internal mode of the ATM layer receiving part(23). The connection unit connects the access signals of the ATM layer UTOPIA transmitting part(21) and the access signals of the ATM layer receiving part(23) correspondingly. The first external clock source(211) generates a transmitting clock(TxCLK) transferred to the physical layer from the ATM layer for data transmission and synchronization. The second external clock source(212) generates a receiving clock(RxCLK) transferred to the physical layer from the ATM layer for data transmission and synchronization. A UTOPIA interface apparatus for the self-loopback test of a physical layer chip is provided with a physical layer UTOPIA receiving part(24), a physical layer receiving part(22), a master/slave selection signal input unit, a connection unit, the first external clock source(211) and the second external clock source(212). A physical layer UTOPIA transmitting part(27) and an ATM layer UTOPIA receiving part(28) are integrated together into the physical layer receiving part(22). The master/slave selection signal input unit inputs a master/slave selection signal(s14) determining an internal mode of the physical layer receiving part(22). The connection unit connects the access signals of the physical layer UTOPIA receiving part(24) and the access signals of the physical layer receiving part(22) correspondingly.

Abstract translation: 目的：提供UTOPIA（用于ATM的通用测试和操作PHY接口）用于自环回测试的接口设备，以通过添加简单的内部逻辑电路来支持芯片自回送测试功能，并提供芯片测试的便利性 。 构成：用于ATM层芯片的自回送测试的UTOPIA接口装置设置有ATM层UTOPIA发送部分（21），ATM层接收部分（23），主/从选择信号输入单元，连接 单元，第一外部时钟源（211）和第二外部时钟源（212）。 物理层UTOPIA发送部分（29）和ATM层UTOPIA接收部分（210）被集成在ATM层接收部分（23）中。 主/从选择信号输入单元输入确定ATM层接收部分（23）的内部模式的主/从选择信号（s13）。 连接单元相应地连接ATM层UTOPIA发送部分（21）的接入信号和ATM层接收部分（23）的接入信号。 第一外部时钟源（211）产生从ATM层传送到物理层的发送时钟（TxCLK），用于数据传输和同步。 第二外部时钟源（212）产生从ATM层传送到物理层的接收时钟（RxCLK），用于数据传输和同步。 用于物理层芯片的自环回测试的UTOPIA接口装置设置有物理层UTOPIA接收部分（24），物理层接收部分（22），主/从选择信号输入单元，连接单元， 第一外部时钟源（211）和第二外部时钟源（212）。 物理层UTOPIA发送部分（27）和ATM层UTOPIA接收部分（28）被集成在物理层接收部分（22）中。 主/从选择信号输入单元输入确定物理层接收部分（22）的内部模式的主/从选择信号（s14）。 连接单元相应地连接物理层UTOPIA接收部分（24）的访问信号和物理层接收部分（22）的访问信号。

公开(公告)号：KR1020000033516A

公开(公告)日：2000-06-15

申请号：KR1019980050412

申请日：1998-11-24

Applicant: 한국전자통신연구원

Inventor： 강선

IPC: H04Q3/00

Abstract: PURPOSE: A method for managing the virtual connection of voice channel for telephone service in the access network is provided to reduce the loads of ATM(Asynchronous Transfer Mode) VCC(Virtual Channel Connection) and to increase the efficiency of ATM band width. CONSTITUTION: It is analyzed whether there are n quantities of new call request(601). If the quantity of new call request is n, the available channel quantity of VCC is checked(602). If the available channel quantity of VCC is more than n, The octet of VCC is used first(607). If the available channel quantity of VCC is not more than n, the blocking removing of VCC is repeated(603) and the available channel quantity and the request channel quantity n are compared(604). If the available channel quantity of VCC is still not more than n, it is analyzed whether blocking VCC remains(605). If there is no remained blocking VCC, new VCC allocated(606). If there no new request call, the usage channel quantity of average call channel is compared(608). The blocking for VCC is declared(609).

Abstract translation: 目的：提供一种在接入网络中管理电话业务语音信道虚拟连接的方法，以减少ATM（异步传输模式）VCC（虚拟通道连接）的负载，提高ATM带宽的效率。 规定：分析是否有n个新的呼叫请求（601）。 如果新呼叫请求数量为n，则检查VCC的可用信道数量（602）。 如果VCC的可用信道数量大于n，则首先使用VCC的八位字节（607）。 如果VCC的可用信道量不大于n，则重复（603）阻塞去除VCC，并比较可用信道数量和请求信道数量n（604）。 如果VCC的可用信道量仍然不大于n，则分析阻塞VCC是否保留（605）。 如果没有保持阻塞VCC，则新分配VCC（606）。 如果没有新的请求呼叫，则比较平均呼叫信道的使用信道数量（608）。 声明VCC的阻塞（609）。

公开(公告)号：KR100259767B1

公开(公告)日：2000-06-15

申请号：KR1019970063183

申请日：1997-11-26

Applicant: 한국전자통신연구원

Inventor： 채종억 ,  강선 ,  박영호 ,  김종원

IPC: H04B1/76

Abstract: PURPOSE: An apparatus for arraying phases is provided to array data by using externally-inputted data and clock signals, so as to reduce a system cost to decrease energy consumption in a system operation and to improve a phase conversion adaptability. CONSTITUTION: A window signal generator(210) inputs the first arrayed clocks to delay the clocks at regular intervals, and outputs many window signals. The first phase detector(220) inputs data from an exterior, and inputs the second clocks whose phases are inversed as having the same frequencies as the first clocks, then inputs the window signals to detect phases. The first phase detector(220) outputs the first phase violation signals. The second phase detector(230) inputs the data, the first clocks and the window signals, to detect phases, and outputs the second phase violation signals. A phase selector(240) inputs the first and the second phase violation signals, and delays the inputted clocks at regular intervals, then outputs the first and the second clocks. A data arrayer(250) rearrays the data according to the first clocks, and outputs the data.

Abstract translation: 目的：通过使用外部输入的数据和时钟信号向阵列数据提供用于排列相位的装置，以便降低系统成本以降低系统操作中的能量消耗并提高相位转换适应性。 构成：窗口信号发生器（210）输入第一个排列的时钟，以规则的间隔延迟时钟，并输出许多窗口信号。 第一相位检测器（220）从外部输入数据，并将相位相反的第二时钟输入为与第一时钟相同的频率，然后输入窗口信号以检测相位。 第一相位检测器（220）输出第一相位违规信号。 第二相位检测器（230）输入数据，第一时钟和窗口信号以检测相位，并输出第二相位违规信号。 相位选择器（240）输入第一和第二相位违规信号，并以规则的间隔延迟所输入的时钟，然后输出第一和第二时钟。 数据排列器（250）根据第一时钟重新排列数据，并输出数据。

公开(公告)号：KR100211972B1

公开(公告)日：1999-08-02

申请号：KR1019960058218

申请日：1996-11-27

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 강선 ,  전종암 ,  강훈

IPC: H04L12/933 ,  H04L12/861 ,  H04L12/835 ,  H04L12/70

Abstract: 본 발명은 AAL Type 1 서비스 제공시, 'bit count integrity'를 유지하기 위한 처리장치 및 그 방법에 관한 것으로서, 셀 손실 및 오 삽입 처리 수단과, 버퍼 수준 처리 수준과, CPU 제어 수단돠, 수신 버퍼 수단으로 구성되며, 본 발명의 서비스 제공 방법은 입력셀이 존재하는 가를 판단하는 제 1 단계와, 상기 판단 결과 입력셀이 있으면 상기 입력셀이 유효한지를 판단하는 제 2 단계와, 상기 판단 결과 입력셀이 유효하면, L_ 버퍼가 비어 있는지를 확인하는 제 3 단계와, 상기 판단 결과 L_ 버퍼가 비어 있으면, 보상할 셀이 있는지를 확인 하는 제 4 단계와, 상기 판단 결과 보상셀이 있으면, M_ 버퍼에 입력셀을, 사용자셀에 상기 M_ 버퍼의 셀을 입력하는 제 5 단계와, 상기 제 4 단계 결과 보상셀이 없으면, M_ 버퍼에 입력셀을, L_ 버퍼에 상기 M_ 버퍼의 셀을 저장하고, 사 용자셀을 비워두는 제 6 단계로 구성된다.

公开(公告)号：KR1019980050154A

公开(公告)日：1998-09-15

申请号：KR1019960068932

申请日：1996-12-20

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 강선

IPC: H03M13/00

Abstract: 본 발명은 선택적 병렬 CRC-32 처리 인코더와 디코더 및 병렬처리 방법에관한 것이다. 그 목적은 CRC-32를 모드선택에 따라 8-비트,16-비트,32-비트 단위로 선택적으로 병렬처리할 수 있도록 하는 데에 있다. 인코더의 구성은 하나의 모드를 선택하는 모드선택부와, 매 클럭마다 값이 갱신되며 그 값을 출력하는 32 비트 임시저장부와, 입력 데이터와 32 비트 임시저장부의 출력을 입력받아 나머지를 계산하고 32 비트 임시저장부의 저장된 값을 매 클럭마다 갱신하는 나머지 계산부와. 입력 데이터와 계산된 CRC-32값을 다증화하는 다중화부 및 각 블록에 필요한 신호들을 생성하여 공급하는 제어부로 구성되는 데에 있다. 디코더의 구성은 하나의 모드를 선택하는 모드선택부와, 매 클럭마다 값이 갱신되며 그 값을 출력하는 32 비트 임시저장부와, 입력 데이터와 32 비트 임시저장부의 출력을 입력받아 나머지를 계산하고 32 비트 임시저장부의 저장된 값을 매 클럭마다 갱신하는 나머지계산부와, 추가로 오류가 없을 때의 예상된 신드롬 값과 수신 데이터에 대한 CRC-32 계산 값을 비교하는 신드롬 비교부와, 수신데이터에서 CRC-32 필드를 제거한 윈래의 정보 데이터와 이 데이터에 대한 오류정보를 가져가기 위한 타이밍 조절에 사용되는 버퍼부 및 각 블록에 필요한 신호들을 생성하여 공급하는 제어부로 선택적 병렬 CRC-32 처리 디코더가 구성되는 데에 있다.

公开(公告)号：KR1019980043606A

公开(公告)日：1998-09-05

申请号：KR1019960061533

申请日：1996-12-04

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 강선 ,  전종암 ,  이종협

IPC: H03K23/40

Abstract: 본 발명은 AAL Type 1 상수비트율 서비스 제공시 SRTS 방법과 Adaptive 방법을 병행하여 서비스 클럭을 복원하는 방법에 관한 것으로써, 종래 상기 SRTS 방법은 송신부와 수신부 사이에 공통된 망 클럭이 제대로 동작하지 않는 경우에는 사용이 불가능하고 상기 Adaptive 방법은 wander에 약한 단점이 있으므로 상기 단점을 해결하기 위해 본 발명은 Adaptive 방법을 수용함으로써 종래의 SRTS 방법의 단점을 보완하고 서비스에 따라 원하는 클럭복원방법을 사용할 수 있으며, 종래의 SRTS 방법에서 사용되는 일부 클럭을 그대로 수용함으로써 Adaptive 방법의 PLL 구성을 위한 별도의 추가적인 회로를 감하여 적은 추가로직을 통하여 AAL Type 1 클럭복원방법의 두가지를 모두 제공하는 효과가 있다.

公开(公告)号：KR1019980039223A

公开(公告)日：1998-08-17

申请号：KR1019960058218

申请日：1996-11-27

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 강선 ,  전종암 ,  강훈

IPC: H04L12/933 ,  H04L12/861 ,  H04L12/835 ,  H04L12/70

Abstract: 본 발명은 AAL Type 1 서비스 제공시, 'bit count integrity'를 유지하기 위한 처리 장치 및 그 방법에 관한 것으로서, 셀손실 및 오 삽입 처리 수단과, 버퍼 수준 처리 수단과, CPU 제어 수단과, 수신 버퍼 수단으로 구성되며, 본 발명의 서비스 제공 방법은 입력셀이 존재하는 가를 판단하는 제 1 단계와, 상기 판단 결과 입력셀이 있으면 상기 입력셀이 유효한지를 판단하는 제 2 단계와, 상기 판단 결과 입력셀이 유효하면 L_버퍼가 비어 있는지를 확인하는 제 3 단계와, 상기 판단 결과 L_버퍼가 비어 있으면, 보상할 셀이 있는지를 확인하는 제 4 단계와, 상기 판단 결과 보상셀이 있으면, M_버퍼에 입력셀을, 사용자 셀에 상기 M_버퍼의 셀을 압력하는제 5 단계와, 상기 제 4 단계 결과 보상셀이 없으면, M_버퍼에 입력셀을, L_버퍼에 상기 M_버퍼의 셀을 저장하고, 사용자 � �을 비워두는 제 6 단계로 구성된다.

公开(公告)号：KR100128847B1

公开(公告)日：1998-04-08

申请号：KR1019940035426

申请日：1994-12-20

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 강선 ,  최길영 ,  손승원 ,  최준균

IPC: H04L29/14

Abstract: There is provided an apparatus for processing forward error correction in parallel for AAL type 5 service. The apparatus includes: a CRC generator(3-1) for exclusively performing an OR operation with respect to an input data and a register value using a corresponding equation; a register(3-2) for storing an output from the CRC generator(3-1); a multiplexor(3-3) which is connected with the CRC generator(3-1) and the register(3-2) and which multiplexes the input data and the operated CRC in order to produce a code word; a controlling signal generator(3-4) which generates a signal for controlling the CRC generator(3-1) and the register(3-2) and the multiplexor(3-3).

Abstract translation: 提供了一种用于AAL 5型服务并行处理前向纠错的装置。 该装置包括：CRC生成器（3-1），用于相对于输入数据独占地执行“或”运算，使用相应的方程式执行寄存器值; 用于存储来自CRC发生器（3-1）的输出的寄存器（3-2）; 与所述CRC发生器（3-1）和所述寄存器（3-2）连接的复用器（3-3），并且多路复用所述输入数据和所操作的CRC以产生代码字; 产生用于控制CRC发生器（3-1）和寄存器（3-2）和多路复用器（3-3）的信号的控制信号发生器（3-4）。

公开(公告)号：KR1019970056385A

公开(公告)日：1997-07-31

申请号：KR1019950053203

申请日：1995-12-21

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 강선

IPC: H04L12/801 ,  H04L29/06 ,  H04L12/70

Abstract: 본 발명은 에이티엠 적응 계층 타입 5 서비스를 위한 패킷 데이타 분리/재결합 장치 및 그 방법에 관한 것으로서, 패킷 메모리(1)의 시작 어드레스 및 현재 어드레스, 패킷 데이타의 길이 등에 관한 테이블을 저장하여 출력하는 송/수신 제어 테이블 수단(12); CPU(2)와 정합하는 CPU 인터페이스 수단(13); 상기 CPU 인터페이스 수단(13)을 통해 제어 신호를 입출력하고, 패킷 데이타 송수신을 위한 제어 신호에 의해 패킷 메모리(1)와 패킷 데이타를 송수신하는 메모리 인터페이스 수단(11); 상기 메모리 인터페이스 수단(11)으로부터 송신 데이타 있음 신호를 수신하여 패킷 데이타를 수신하고, 셀 헤더를 부가하여 송신한 후, 송신이 완료되면 송신 읽기 완료 신호를 상기 메모리 인터페이스 수단(11)에 출력하는 송신 패킷 분리 수단(20); 및 외부로부터 패킷 데이타를 수신하여 셀 헤더를 분리한 후 어드레스를 출력하여 패킷 데이타를 상기 메모리 인터 페이스 수단(11)에 출력하는 수신 패킷 재결합 수단(30)을 구비하여 동시에 가능한 커넥션 수가 고정되어 있을 경우 외부의 제어 메모리 없이 간단하게 구현될 수 있으며, 패킷 메모리의 크기를 원하는 대로 최대 65536 바이트까지 사용자가 정의하여 사용함으로써 데이타의 길이에 제한이 없고, 구현 방법이 간단하여 AAL Type 5를 사용하는 가변 비트의 다양한 서비스 수용 시 데이타 처리 능력을 향상시킴과 동시에 칩의 게이트 수를 줄이고 구현 시간 단축할 수 있는 효과가 있다.