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公开(公告)号：KR1019970056407A
公开(公告)日：1997-07-31
申请号：KR1019950055847
申请日：1995-12-23
Applicant: 한국전자통신연구원
IPC: H04L12/841 , H04L12/911 , H04L12/861 , H04L12/70
Abstract: 본 발명은 비동기 전달모드 호스트 접속 장치에서의 하드웨어 구동 및 데이타 전달 방법에 관한 것으로, ATM 호스트 접속장치에 적용되는 하드웨어 구동 및 데이타 전달 방법에 있어서, 호스트 버스 프로토콜을 이용하여 사용자 데이타를 송수신 하는 기능을 수행하는 HIS(Host Interface Subsystem)와, 상기 HIS와 인터페이스되어 사용자 데이타를 ATM 프로토콜에 맞게 변환하여 송신하고, 수신한 데이타를 사용자 데이타로 변환하는 기능을 수행하는 UPS(User Plane Subsystem)로 보드측 소프트웨어를 구성하여, ATM 망측과 ATM 호스트쪽의 인터페이스로 시스템 자원의 영향을 최소로 하여 인터럽트를 한번에 양단으로 처리하는 것을 특징으로 한다.
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公开(公告)号：KR100367091B1
公开(公告)日：2003-01-06
申请号：KR1019990020932
申请日：1999-06-07
Applicant: 한국전자통신연구원
IPC: H04L12/40
Abstract: PURPOSE: The cell switching apparatus based on a bus is provided to offer the multimedia service with high quality such as broadcast service and VOD(Video On Demand) service to a subscriber, by suggesting a bus structure without overflow of cell data in case that a lower direction traffic toward the subscriber on a network is faster than an upper direction traffic. CONSTITUTION: An operation and management part(102) monitors the states of a main controller(101) and a bus connection part(103), manages a look-up table for converting a header, performs a control function and sets a priority order of data. The bus connection part(103), connected to the bus, transmits and receives the data. A data bus(104) includes a C-bus(105), a R-bus(106) and a T-bus(107). A M-bus(108) controls the operation and management part(102), the main controller(101) and the bus connection part(103). The main controller(101) generates the signal for the C-bus(105) which synchronizes the data that is transmitted and received from the bus connection part(103).
Abstract translation: 目的：提供基于总线的信元交换装置，通过建议总线结构提供高质量的多媒体服务，例如广播服务和VOD（视频点播）服务，在没有信元数据溢出的情况下 在网络上朝向用户的较低方向的业务量比较高方向的业务量更快。 构成：运用管理部（102）监视主控制器（101）和总线连接部（103）的状态，管理用于变换标题的查找表，执行控制功能并设定 数据。 总线连接部分（103）连接到总线，发送和接收数据。 数据总线（104）包括C总线（105），R总线（106）和T总线（107）。 M总线（108）控制操作和管理部分（102），主控制器（101）和总线连接部分（103）。 主控制器（101）产生用于使从总线连接部分（103）发送和接收的数据同步的C总线（105）的信号。
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公开(公告)号：KR1020010028062A
公开(公告)日：2001-04-06
申请号：KR1019990040124
申请日：1999-09-17
Applicant: 한국전자통신연구원
IPC: H04L12/28
CPC classification number: H04L12/5601 , H04L49/104 , H04L2012/5625 , H04L2012/5658
Abstract: PURPOSE: A device for processing a real time layer management in an ATM(Asynchronous Transfer Mode) exchange system is provided to supply a real time layer management function, and to control a line card of a module unit by the layer management function. CONSTITUTION: A network line card(700) performs an ATM process for inputted/outputted data. A network controller(400) controls the network line card(700) as a module unit, and performs a layer management function. A subscriber line card(500) is connected with a subscriber, and perform an ATM process for inputted/outputted data. A subscriber controller(300) controls the subscriber line card(500) as the module unit, and performs the layer management function. A switch(600) exchanges ATM cells between the network line card(700) and the subscriber line card(500). An operation manager(200) performs an agent role of a network management system entirely managing an ATM exchange system. A communication channel performs a communication function between the network controller(400), the subscriber controller(300), and the operation manager(200).
Abstract translation: 目的：提供一种用于处理ATM（异步传输模式）交换系统中的实时层管理的设备，以提供实时层管理功能，并通过层管理功能控制模块单元的线路卡。 构成：网络线卡（700）对输入/输出的数据进行ATM处理。 网络控制器（400）将网线卡（700）作为模块单元进行控制，并执行层管理功能。 用户线路卡（500）与用户连接，并对输入/输出的数据进行ATM处理。 用户控制器（300）控制用户线路卡（500）作为模块单元，并执行层管理功能。 交换机（600）在网线卡（700）和用户线路卡（500）之间交换ATM信元。 操作管理器（200）执行完全管理ATM交换系统的网络管理系统的代理角色。 通信信道在网络控制器（400），用户控制器（300）和操作管理器（200）之间执行通信功能。
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公开(公告)号：KR1020010027915A
公开(公告)日：2001-04-06
申请号：KR1019990039896
申请日：1999-09-16
Applicant: 한국전자통신연구원
IPC: H04L7/00
Abstract: PURPOSE: A reverse locked device of a locked digital sending system is provided to reduce a jitter/wander remarkably by using the frame end flag information and stuff pulse information variable according to time of each HDSL(High bit rate Digital Subscriber Line) frame for changing the phase of the reference frequency to control the output of data. CONSTITUTION: A reverse locked device of a locked digital sending system includes a clock detecting portion(210), a decoder(220), an average phase error detecting portion(230), an error detection controlling portion(240), a reference frequency generating portion(250), a filter(260) and a storing portion(270). The clock detecting portion(210) detects the information of a clock and a frame in the receiving signal. The decoder(220) inputs the frame locked information and supplies the frame-end flag and the stuff flag and decodes the receiving signal according to the clock. The average phase error detecting portion(230) inputs the frame-end flag and the stuff flag and detects the average phase error of the receiving signal. The error detection controlling portion(240) judges if the stuff flag is normal or not in response to the frame end flag and controls the reset operation of the average phase error detecting portion(230) according to the result of the judgement. The reference frequency generating portion(250) generates the reference frequency. The filter(260) filters the reference frequency and outputs the output control clock. The storing portion(270) stores the signal decoded by the decoder(220) and outputs the stored signal according to the output control clock.
Abstract translation: 目的：提供锁定数字发送系统的反向锁定装置，通过使用根据每个HDSL（高比特率数字用户线）帧的时间变化的帧结束标志信息和填充脉冲信息可变地显着地减少抖动/漂移 参考频率的相位来控制数据的输出。 构成：锁定数字发送系统的反向锁定装置包括时钟检测部分（210），解码器（220），平均相位误差检测部分（230），错误检测控制部分（240），参考频率产生 部分（250），过滤器（260）和存储部分（270）。 时钟检测部分（210）检测接收信号中的时钟和帧的信息。 解码器（220）输入帧锁定信息，并提供帧结束标志和填充标志，并根据时钟解码接收信号。 平均相位误差检测部分（230）输入帧结束标志和填充标志，并检测接收信号的平均相位误差。 错误检测控制部（240）根据帧结束标志判断填充标志是否正常，并根据判断结果控制平均相位误差检测部（230）的复位动作。 参考频率产生部分（250）产生参考频率。 滤波器（260）对参考频率进行滤波并输出输出控制时钟。 存储部分（270）存储由解码器（220）解码的信号，并根据输出控制时钟输出存储的信号。
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公开(公告)号：KR1019990042380A
公开(公告)日：1999-06-15
申请号：KR1019970063183
申请日：1997-11-26
Applicant: 한국전자통신연구원
IPC: H04B1/76
Abstract: 1. 청구범위에 기재된 발명이 속하는 기술분야
본 발명은 클럭신호를 이용한 위상 정렬 장치 및 방법에 관한 것임.
2. 발명이 해결하고자하는 기술적 요지
본 발명은 시스템의 단가를 줄이고, 시스템 동작시 에너지 소모량을 감소시키고, 위상 변환 적응성을 향상시킬 수 있는 위상 정렬 장치 및 방법을 제공하는데 그 목적이 있다.
3. 발명의 해결 방법의 요지
본 발명은 다수의 윈도우 신호를 출력하는 윈도우 신호 발생 수단; 다수의 제 1 및 제 2 위상 위반 신호를 출력하는 제 1 및 제 2 위상 검출 수단; 및 입력 데이터를 재정렬하여 출력하는 데이터 정렬 수단을 포함한다.
4. 발명의 중요한 용도
본 발명은 외부로부터 입력되는 데이터 및 클럭 신호들을 이용하여 데이터를 정렬하는데 이용됨.-
Patent Agency Ranking
公开(公告)号：KR1019990033533A
公开(公告)日：1999-05-15
申请号：KR1019970054908
申请日：1997-10-24
Applicant: 한국전자통신연구원
IPC: H04L29/10
Abstract: 1. 청구범위에 기재된 발명이 속하는 기술분야
광종단 장치의 비동기 전달 모드 수동 광통신망 정합기
2. 발명이 해결하고자 하는 기술적 요지
고속 전송이 가능하며, 수동 광통신망의 분기율은 1:32이상으로서 광섬유 공유 비율이 매우 높은 광대역 종합 정보 통신망용 광종단 장치의 비동기 전달 모드 수동 광통신망 정합기를 제공하는데 그 목적이 있다.
3. 발명의 해결 방법의 요지
본 발명은 매체 엑세스 제어 큐 데이터를 전달하기 위한 제어수단; 하향 물리 계층 운영 유지 보수 셀 및 제어 클럭을 상기 제어수단으로 전달하기 위한 하향 수신수단; 및 상향 비동기 전달 모드 수동 광통신망 직렬 송신 데이타를 전달하기 위한 상향 송신수단을 포함한다.
4. 발명의 중요한 용도
인터네트와 같은 협대역 서비스 데이타 및 HDTV와 같은 광대역 서비스 데이타를 비동기 전달 모드 방식으로 전송할 수 있는 것임.-
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公开(公告)号：KR1019930000733B1
公开(公告)日：1993-01-30
申请号：KR1019890020564
申请日：1989-12-30
Abstract: The level 2 protocol processing apparatus adapts a pair of RAM and arbitrator to improve reliability of a relay system. The apparatus includes a first and a second RAM (810a,810b) for storing message transmitted between a level 2 and a level 3 unit temporary, a first and a second internal abitrator (870a,870b) for abitrating between signal to access the RAMs through a first and a second connector, and signal generated by an internal processor, a processor (820) for processing message transmitted between the RAMs and the internal abitrators according to level 2 protocol, a ROM (830) for storing initilization program and debugging program, a RAM (840) for storing a level 2 protocol processing program, and a HDLC chip (850) for executing HDLC protocol.
Abstract translation: 二级协议处理装置适配一对RAM和仲裁器，以提高中继系统的可靠性。 该装置包括：第一和第二RAM（810a，810b），用于存储在级别2和级别3单元临时之间传输的消息;第一和第二内部消除器（870a，870b），用于在信号访问RAM之间通过 第一连接器和第二连接器，以及由内部处理器产生的信号，用于根据级别2协议处理在RAM和内部访问器之间传送的消息的处理器（820），用于存储启动程序和调试程序的ROM（830） 用于存储2级协议处理程序的RAM（840）和用于执行HDLC协议的HDLC芯片（850）。
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公开(公告)号：KR1019920008791B1
公开(公告)日：1992-10-09
申请号：KR1019890020563
申请日：1989-12-30
IPC: H04M3/22
Abstract: The duplicated structure signal relay system of No.7 common line signal network adopts an inter-unit interrupt processors for effective message processing and system operation. The signal relay system includes a first interrupt processor equipped in a level 2 unit for generating interrupt signal applied to a level 3 unit, a second interrupt processor equipped in level 3-3 network unit for generating interrupt signal applied to a level 3 unit, and a third interrupt processor lequipped in a level 3 unit for checking input interrupt signals using non-daisy chain and for generating interrupt signal applied to the level 2 unit and the level 3-3 network unit.
Abstract translation: 7号共线信号网络的复制结构信号中继系统采用单片机中断处理器进行有效的消息处理和系统运行。 信号中继系统包括：第二中断处理器，用于产生用于产生施加到3级单元的中断信号的二级单元;第三中断处理器，配置在3-3级网络单元中，用于产生施加到3级单元的中断信号;以及 第三个中断处理器以3级为单位，用于使用非菊花链检查输入中断信号，并产生施加到2级单元和3级网络单元的中断信号。
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