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公开(公告)号：KR1019940010203B1
公开(公告)日：1994-10-22
申请号：KR1019910026033
申请日：1991-12-30
IPC: H04J3/06
Abstract: The system provides TU pointer processor which is used to generate, interpret and execute TU1 pointer of low-speed multiprocessor in the synchronous multiplexer of digital synchronous transmission system. The processor consists of a pointer generator (100) for producing pointer value and pointer word and detecting the phase of VC1 offset signal, a BLC controller (230) for controlling bitleaking and outputting data clock to improve jitter efficiency, a pointer interpreter (200) for deciding and sending pointer status to CPU.
Abstract translation: 该系统提供TU指针处理器，用于在数字同步传输系统的同步多路复用器中生成，解释和执行低速多处理器的TU1指针。 该处理器由用于产生指针值和指针字并检测VC1偏移信号的相位的指针发生器（100），用于控制打浆并输出数据时钟以提高抖动效率的BLC控制器（230），指针解释器（200） 用于决定和发送指针状态到CPU。
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公开(公告)号：KR1019940003337B1
公开(公告)日：1994-04-20
申请号：KR1019910026041
申请日：1991-12-30
IPC: G06F13/38
Abstract: The processor executes the signal processing function of synchronous transmission system in a single chip CPU, and processes the 155 Mbps synchronous transmission system control and OAM information. The device Includes a microprocessor (1), and address controller (2) which generates selecting signals for memory chip, ASIC chip, interrupt register and control register, an asynchronous communication channel interface means (3) which interfaces a monitor/terminal with asynchronous communication channel, an interrupt, an interrupt generating and cancellation means (4) which generates and cancels the interrupt analysis and control means which finds and controls the interrupt. The interface means (3) includes RS232C and RS442 drivers. the interrupt generating means generates interrupt with a microprocessor interrupt level.
Abstract translation: 处理器在单芯片CPU中执行同步传输系统的信号处理功能，处理155Mbps的同步传输系统控制和OAM信息。 该设备包括微处理器（1）和产生存储芯片，ASIC芯片，中断寄存器和控制寄存器的选择信号的地址控制器（2），一个异步通信通道接口装置（3），它将监控/终端与异步通信 通道，中断，中断产生和取消装置（4），其产生和取消发现和控制中断的中断分析和控制装置。 接口装置（3）包括RS232C和RS442驱动器。 中断产生装置产生具有微处理器中断电平的中断。
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公开(公告)号：KR1019930015422A
公开(公告)日：1993-07-24
申请号：KR1019910026033
申请日：1991-12-30
IPC: H04J3/06
Abstract: 본 발명은 디지틀 동기 전송시스템의 동기 다중화기에 적용되는 저속 다중 처리부 중 TU1(Tributary Unit-1)포인터의 발생, 포인터의 해석, 및 처리를 실현하는 TU 포인터 처리기에 관한 것이다.
따라서, 본 발명은 CPU 인터페이스수단(320), 보내주는 레지스터 수단(310), 송신 타이밍 발생 수단(110), 포인터 발생수단(100), TU 데이타 형성수단(120), P/S 변환수단(130), 루프백 제어수단(300), 수신 타이밍 발생수단(210), S/P 변환수단(240), 포인터 해석수단(200), 프레임 오프셋 발생수단(220), 및 BLC 제어수단(230)으로 구성되는 것을 특징으로 한다.-
Patent Agency Ranking
公开(公告)号：KR1019930015419A
公开(公告)日：1993-07-24
申请号：KR1019910026078
申请日：1991-12-30
IPC: H04J3/00
Abstract: 본 발명은 목적은 동기/비동기 DS1급 신호를 동기식 다중화 시키는데 필수적으로 요구되는 저속 신호의 사상 및 다중 관련 개발 회로로써 동기/비동기 DS1-NAS(1.544Mbps) 신호를 수용하여 동기식 컨테이너에 사상한 후 TU 포인터 처리를 하여 TUG21 신호(6.912Mbps)로 다중화하고 또한 TUG21 신호로부터 이의 역기능을 수행하여 상대국측에서 전송된 DS1-NAS신호를 추출해 내는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은 DS1-NAS 종속신호를 송.수신하는 LIU(Line Interface Unit)부, 상기 LIU부와 연결되어 4개의 DS1-NAS 종속신호를 사상/역사상, 다중/역다중을 하는 VC11 ASIC부, 상기 AC11 ASIC부에 연결되어 포인터 처리 및 TUG21 신호를 송.수신하는 TUPP ASIC부, 상기 VC11 ASIC부와 TUPP ASIC부에 연결되어 필요한 클럭을 제공하는 클럭 발생부, 상기 LIU부, VC12 ASIC부, TUPP ASIC부에 연결되어 경보 및 성능 관련 자료를 수집 처리하는 보드 프로세서부, 상기 보드 프로세서부에 연결되어 외부 수신 클럭 장애를 감시하는 클럭 감시부, 상기 LIU부, VC11 ASIC부, TUPP ASIC부에 연결되어 장애 검사를 하여 보드 프로세서부에 보고하는 LOS, LOP, AIS 검출부. 상기 보드 프로세서부에 연결되어 루우프 백 기능을 하여 LIU부에 보고하는 루우프 백 기능부로 구성되는 것을 특징으로 한다.-
37.发明授权TUG21 직렬 인터페이스를 위한 동기식 패이로드 사상기 失效对数类型PAYLOAD MAPPING MACHINE FOR TRIBARYARY UNIT GROUP 21 SERIAL INTERFACE
公开(公告)号：KR1019930006181B1
公开(公告)日：1993-07-08
申请号：KR1019910002376
申请日：1991-02-12
IPC: H04J99/00
Abstract: The container composes the format of TUG21 serial frame at the speed of 12.096 Mbps to process all data using a single clock of 12.528 MHz and simplify the hardware of multiplexing and demultiplexing circuits, and deaccelerates the process speed of mux/demux to stabilize the operation. It includes several serial/parallel converters (2) for generating parallel TUG21 data, several multiplexers (5) for multiplexing the parallel TUG21 data, and a retiming flip flop section (6) for generating C32 data.
Abstract translation: 容器以12.096 Mbps的速度组合TUG21串行帧的格式，使用12.528 MHz的单个时钟处理所有数据，简化复用和解复用电路的硬件，并减少复用/解复用的处理速度，以稳定操作。 它包括用于产生并行TUG21数据的几个串行/并行转换器（2），用于复用并行TUG21数据的多个多路复用器（5）和用于产生C32数据的重定时触发器部分（6）。
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公开(公告)号：KR1019910005530B1
公开(公告)日：1991-07-31
申请号：KR1019880017358
申请日：1988-12-23
Inventor： 김재근
Abstract: The clock generator supplying constant dual system clocks of 1.544 Mb/s and 2.048 Mbs/s comprises a first selector (10) selecting one clock source from the inner clocks, a second selector (20) selecting one clock source from output of the first selector and outer clock, a digital phase lock loop circuit (40) generating a first (8 KHz), a second (1.544 MHz), a third (2.048 MHz), and a fourth (4.096 MHz) clocks synchronised to the selected clock of the second selector, and an analog PLL circuit (50) removing the jitter components contained in the second, third, and fourth clocks to use them as the trunk transmission clock, a circuit (30) checking the system clock loss, and a switch (60) transfering the clock generator to the standby system clock generator when it is in failure.
Abstract translation: 提供1.544Mb / s和2.048Mbs / s的恒定双系统时钟的时钟发生器包括从内部时钟选择一个时钟源的第一选择器（10），从第一选择器的输出中选择一个时钟源的第二选择器 和外部时钟，产生与所选择的时钟同步的第一（8KHz），第二（1.544MHz），第三（2.048MHz）和第四（4.096MHz）时钟的数字锁相环电路（40） 第二选择器和模拟PLL电路（50），去除第二，第三和第四时钟中包含的抖动分量，以将其用作中继传输时钟;电路（30）检查系统时钟损耗;以及开关（60 ）时钟发生器在故障时将其传送到备用系统时钟发生器。
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