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公开(公告)号：KR100601047B1
公开(公告)日：2006-07-18
申请号：KR1020040107229
申请日：2004-12-16
Applicant: 한국전자통신연구원
IPC: G06F9/44
CPC classification number: H04N21/44004 , G09G5/397 , G09G2330/021 , G09G2340/125 , G09G2360/125 , H04N21/4143 , H04N21/42653
Abstract: 임베디드 시스템에서 동영상 및 스킨 합성 장치 및 그 방법이 개시된다. 그래픽 카드를 내장하지 않는 임베디드 시스템에서 본 발명에 따른 동영상 및 플레이어 스킨 합성 장치는 응용프로그램, 가상 프레임 버퍼, 그래픽 처리부 및 영상 처리부를 포함하는 것을 특징으로 하며, 그래픽 카드 없이 가상 프레임 버퍼를 이용하여 동영상 플레이이어 스킨 이미지를 처리하고, 이를 물리적 메모리인 메인 메모리 상의 일정 공간을 할당 받아 저장 및 출력함으로써, 고성능의 중앙 연산 장치를 필요로 하지 않으며, 하드웨어 구조를 단순화 시킬 수 있고, 운영체제에 맞는 프레임 버퍼 및 드라이버의 개발 없이 상위 응용 프로그램으로 구현이 가능하다.
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公开(公告)号：KR1020060070292A
公开(公告)日：2006-06-23
申请号：KR1020040108978
申请日：2004-12-20
Applicant: 한국전자통신연구원
IPC: H04L12/10
CPC classification number: H04L12/10 , H04Q1/20 , H04Q2213/16
Abstract: 본 발명은 메인 제어 보드가 다중화 구성된 통신 시스템에서 메인 제어 보드가 나머지 기능보드의 전원을 일괄적으로 제어하는 장치에 관한 것이다.
본 명세서에서 개시하는 통신 시스템에서 메인 제어 보드가 각 기능보드의 전원을 제어하는 장치는 상기 전원 제어를 위한 전원인가 신호를 발생시키는 전원인가 신호 발생부; 및 상기 메인 제어 보드의 다중화 모드에 따라 상기 발생된 전원인가 신호의 상기 각 기능보드로의 송출을 제어하는 전원인가 신호 송출 제어부를 포함하여 본 발명의 목적 및 기술적 과제를 달성한다.-
公开(公告)号：KR1020060068516A
公开(公告)日：2006-06-21
申请号：KR1020040107229
申请日：2004-12-16
Applicant: 한국전자통신연구원
IPC: G06F9/44
CPC classification number: H04N21/44004 , G09G5/397 , G09G2330/021 , G09G2340/125 , G09G2360/125 , H04N21/4143 , H04N21/42653
Abstract: 임베디드 시스템에서 동영상 및 스킨 합성 장치 및 그 방법이 개시된다. 그래픽 카드를 내장하지 않는 임베디드 시스템에서 본 발명에 따른 동영상 및 플레이어 스킨 합성 장치는 응용프로그램, 가상 프레임 버퍼, 그래픽 처리부 및 영상 처리부를 포함하는 것을 특징으로 하며, 그래픽 카드 없이 가상 프레임 버퍼를 이용하여 동영상 플레이이어 스킨 이미지를 처리하고, 이를 물리적 메모리인 메인 메모리 상의 일정 공간을 할당 받아 저장 및 출력함으로써, 고성능의 중앙 연산 장치를 필요로 하지 않으며, 하드웨어 구조를 단순화 시킬 수 있고, 운영체제에 맞는 프레임 버퍼 및 드라이버의 개발 없이 상위 응용 프로그램으로 구현이 가능하다.
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公开(公告)号：KR1020050055821A
公开(公告)日：2005-06-14
申请号：KR1020030088848
申请日：2003-12-09
Applicant: 한국전자통신연구원
IPC: H04Q11/04
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 시분할 다중 스위칭 시스템에서의 타임슬롯 할당방법에 관한 것임.
2. 본 발명이 해결하고자 하는 기술적 과제
본 발명은 시분할 다중 스위칭 시스템에서 이진 타임슬롯 할당 알고리즘을 통해 최대 효율의 타임슬롯 할당방법을 제공한다.
3. 발명의 해결방법의 요지
본 발명은 시분할 다중 스위칭 시스템에서 초기 타임슬롯 할당 요구집합을 Divide(i,k) 알고리즘을 이용하여
l -레벨의 타임슬롯 요구집합인
V
l [
k ](0 ≤
k ≤2
i -1)를 얻을 때까지 분할하고, 그 분할된 타임슬롯 요구집합의 원소(셀) 중에서 같은 입/출력 가입자 및 같은 MUX/DEMUX를 공유하는 원소(셀)들을 채색하여 동일 색으로 채색된 것을
V
l+1 [2
k ] 및
V
l+1 [2
k +1]의 원소로 취함으로써 최종 타임슬롯을 할당한다.
4. 발명의 중요한 용도
시분할 다중 스위칭 시스템에서의 타임슬롯 할당에 적용됨.-
公开(公告)号：KR100358109B1
公开(公告)日：2002-10-25
申请号：KR1019990062046
申请日：1999-12-24
IPC: H04L12/863 , H04L12/867
Abstract: 본발명은입력포트와출력포트의수가다른입력큐 ATM 스위치에서자기점화셀 스케쥴링(SFCS) 방법에관한것으로서, 입력큐를가지는스위치에서효율적인셀 스케쥴러인 SCSF를입력포트와출력포트의수가다른스위치에서도적용할수 있도록하는자기점화셀 스케쥴링방법과상기방법을실현시키기위한프로그램을기록한컴퓨터로읽을수 있는기록매체를제공하기위하여, 상기입력큐 ATM 스위치의입력포트수와출력포트수를비교하는제 1 단계; 상기제 1 단계의비교결과, 상기입력포트수와상기출력포트수가동일하지않으면가상의입력포트/출력포트를두어정방형으로만든후, 상기가상의입력포트/출력포트에는셀 전송요구를하지않고나머지포트에셀 전송을요구하는제 2 단계; 및상기제 1 단계의비교결과, 입력포트수와출력포트수가동일한경우, 모든입력포트/출력포트에셀 전송을요구하는제 3 단계를포함하며, ATM 스위치등에이용됨.
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Patent Agency Ranking
公开(公告)号：KR1020010055219A
公开(公告)日：2001-07-04
申请号：KR1019990056358
申请日：1999-12-10
IPC: H04L12/861 , H04L12/931 , H04L12/26
CPC classification number: H04L49/9047 , H04L43/062 , H04L49/50
Abstract: PURPOSE: A method for sensing and managing message buffer pull using a dual port ram is provided to instantly sense buffer full by transmitting and receiving control information between a master board and a slaver board via a DPRAM and reduce load of a processor by reporting buffer full or termination mutually. CONSTITUTION: Functions of a master board and a slaver board are initialized(S310). The master board is operated as master basic functions of sensing obstacles and managing the slaver board, transmitting a message to the slaver board, and receiving the message from the slaver board(S320-S323). The master board confirms the method for sensing buffer full in methods 1 and 2 before transmitting the message(S330). If method 1 is set up, the master board reads current transmission buffer write pointer(TXWP) in a control information area for confirming whether buffer flag of the corresponding write pointer is empty(S340). If empty, the master board stores the message in a transmission buffer indicated by the TXWP and changes the flag from empty to use(S390). The master board increases the value of the TXWP and changes the TXWP value with a transmission starting address(TXSA)(S391). If not empty, the master board generates transmission buffer full interrupt to the slaver board(S370) and waits in idle state(S371). If the master board receives buffer full termination interrupt(S380), the master board reopens message transmission. If method 2 is set up, the master board reads transmission buffer and read and write pointers and calculates the number of the empty buffers for calculating buffer full degree(S350). The master board compares the set reference value with the buffer full degree for judging buffer full(S360).
Abstract translation: 目的：提供一种使用双端口RAM来检测和管理消息缓冲区拉动的方法，通过在主板和从机板之间通过DPRAM发送和接收控制信息来立即感测缓冲区，并通过报告缓冲区来减少处理器的负载 或相互终止。 规定：初始化主板和Slave板的功能（S310）。 主板作为传感障碍物的主要基本功能，管理Slave板，向Slaver板发送消息，并从Slaver板接收消息（S320-S323）。 在发送消息之前，主板确认方法1和方法2中检测缓冲区的方法（S330）。 如果方法1被设置，则主板在控制信息区域中读取当前发送缓冲器写指针（TXWP），以确认相应写指针的缓冲器标志是否为空（S340）。 如果为空，则主板将消息存储在由TXWP指示的传输缓冲器中，并将标志从空改变为使用（S390）。 主板增加TXWP的值，并用传输起始地址（TXSA）（S391）更改TXWP值。 如果不为空，则主板向Slave板生成传输缓冲区完全中断（S370），并等待处于空闲状态（S371）。 如果主板收到缓冲区完全终止中断（S380），则主板重新打开消息传输。 如果方法2设置，主板读取发送缓冲区和读写指针，并计算用于计算缓冲区满度的空缓冲区的数量（S350）。 主板将设置的参考值与缓冲器满量程进行比较，以判断缓冲区满（S360）。
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公开(公告)号：KR1020000032610A
公开(公告)日：2000-06-15
申请号：KR1019980049115
申请日：1998-11-16
IPC: H04L12/865
Abstract: PURPOSE: A method for scheduling and a recording medium for reading a program by using a computer are provided to secure impartiality in every traffic distribution by generating diagonals for each direction while converting priority of scheduling in each input port for ATM switch having input queue. CONSTITUTION: Plural ordinary diagonals are generated, and a certain diagonal is selected from the diagonals. After giving a priority order to each time slot in the selected diagonal, moving direction is added or subtracted for each time slot to deciding cell to be transferred to one time slot. Also, an ATM switch contains input modules(111-11N) connected to input ports, a spatial switch(120) of NXN non-blocking for switching the signal transferred through the input modules to desired output port, and a cell scheduler(130) of central studio system connected to the input modules. Herein, the input modules are composed of an input buffer(101) and a controller(102) of input queue connected to the cell scheduler for controlling the input queue. Therefore, the cell scheduler decides the cell to be transferred to each time slot according to the control information of the controller of input queue.
Abstract translation: 目的：提供一种用于通过计算机读取程序的方法和用于通过使用计算机读取程序的记录介质，以通过为每个方向生成对角线来确保每个业务分布中的公正性，同时转换具有输入队列的ATM交换机的每个输入端口中的调度优先级。 构成：产生多个普通对角线，并从对角线中选出一定的对角线。 在所选择的对角线中的每个时隙给出优先级顺序之后，针对每个时隙添加或减少移动方向以决定要传送到一个时隙的小区。 此外，ATM交换机包含连接到输入端口的输入模块（111-11N），用于将通过输入模块传送的信号切换到所需输出端口的NXN非阻塞的空间交换机（120），以及小区调度器（130） 中央演播室系统连接到输入模块。 这里，输入模块由连接到用于控制输入队列的小区调度器的输入队列的输入缓冲器（101）和控制器（102）组成。 因此，小区调度器根据输入队列的控制器的控制信息来决定要传送到每个时隙的小区。
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公开(公告)号：KR100153943B1
公开(公告)日：1998-11-16
申请号：KR1019950053186
申请日：1995-12-21
Abstract: 본 발명은 상용 셀화 SARA 칩과 상용 전송 TAXI 칩간에 FIFO를 이용한 셀 송신 장치에 관한 것으로, 외부로 전달할 메시지를 출력하는 CPU; 상기 CPU가 출력하는 메시지를 저장하는 상용 셀화 SARA 메모리 수단; 상기 상용 셀화 SARA 메모리수단에 연결되고 외부로부터 클럭신호를 입력받아 AAL계층 처리를 담당하는 상용 셀화 SARA 칩; 상기 상용 셀화 SARA 칩으로부터의 메시지를 셀로 분해하는 과정에서 1셀이 완성되면 유효 셀 신호를 전송받아 쓰기 가능 신호를 상기 상용 셀화 SARA 칩으로 제어신호를 전달하는 제1 제어수단; 상기 제1 제어수단을 통해 상기 상용 셀화 SARA 칩과 연결되며 내부에 전송할 데이타의 존재를 알리고, 8비트 포트의 입출력을 가지는 선입선출수단(FIFO); 상기 선입선출수단으로부터 전송 데이타를 입력받아 8비트 데이타를 전송하며 스트로브신호를 구동하는 제2 제어수단; 상기 제2 제어수단을 통해 상기 선입선출수단에 연결되며 고속 ECL(Emitter Coupled Logic) 통신을 통해 타 보드로 상기 CPU로부터 출력된 외부 전송신호를 전달하는 상용 전송용 TAXI 칩을 구비하는 것을 특징으로 한다.
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公开(公告)号：KR100153928B1
公开(公告)日：1998-11-16
申请号：KR1019950053193
申请日：1995-12-21
IPC: H04L12/24 , H04L12/911
Abstract: 본 발명은 ATM 교환기의 SARA 칩 응용 프로세서간 메세지 전달 및 자원관리 방법에 관한 것으로, 프리 디스크립터 리스트에서 필드의 내용을 송신 버퍼 테이블의 번호로 사용하고, 프리 디스크립터 리스트 송신 큐를 선택하고 할당 포인트의 값을 1증가시키는 제1단계; N번째 송신 버퍼 테이블에 송신할 패킷에 대한 정보를 기록하고 패킷의 크기에 따른 버퍼의 크기를 기록하고 AAL 타입5로 설정하며, 송신 버퍼 테이블에 설정된 패킷 메모리 주소에 전송할 패킷을 AAL 타입5 CPCS-PDU의 형식으로 기록하는 제2단계; N번째 패킷에 대한 스위치 라우팅을 위한 라우팅 어드레스를 라우팅 레지스트에 기록하고, 전송 준비큐에 송신 버퍼 번호 N을 기록함으로써 이 패킷의 전송 준비 완료이므로 전송을 하라고 SARA-S에게 알리는 제3단계; SARA-S가 전송을 완료 인터럽트로 프로세서에게 알리고, 인터럽트를 접수하면 N번째 송신 버퍼를 재사용을 위해 해제하며, 해제 포인트를 1증가시키는 제4단계; 를 포함하여 메세지 송신기능을 수행하고, SARA칩의 상태를 나타내는 레지스트의 값 저장, 송신 수신 셀의 갯수 저장, 송신과 수신에 관련된 각종 큐들의 읽기, 쓰기 프리 큐의 갯수를 계산하고, CRC, HEC 에러 및 DROP 된 패킷의 수와 예외 상황 발생 빈도를 저장하며, 저장된 정보를 상위 OS로 보고하고 이 정보를 화면에 출력하는 제5단계를 포함하여 상태 보고 및 출력기능을 수행하며, 메세지 조립완료 인터럽트로 프로세서에게 메세지 수신을 알리면 프로세서는 인터럽트를 접수하고, 조립 완료된 수신 버퍼의 번호를 조립 완료큐(PCQ)로부터 읽어서(N), N번째 수신 버퍼 테이블을 찾아 수신 버퍼 테이블의 상태 필드를 판독하여 이 패킷이 에러를 가진 패킷인지 판독한 제6단계; 수신 버퍼 테이블의 상태 필드의 하위 6비트의 값이 모두 0이 아닐 경우는 에러 종류를 파악하고, 에러 및 예외 상황이 발생한 패킷이라면 에러 및 예외 상황이 발생했음을 상위에 보고하는 제7단계; 수신한 패킷에 에러가 없을 경우는 이 패킷이 스몰 또는 라지 버퍼를 사요하는지 판독하여 N번째 수신 버퍼 테이블의 패킷 메모리 어드레스 필드가 가르키는 주소에서 메세지를 읽어 OS로 전송하고, 수신된 패킷을 상위로 전송한 후에는 그 패킷의 수신 버퍼와 PCQ와 프리큐를 해제하여 재사용하도록 하는 제8단계를 포함하여 메세지 수신기능을 수행하는 것을 특징으로 한다.
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公开(公告)号：KR1019980014260A
公开(公告)日：1998-05-25
申请号：KR1019960033172
申请日：1996-08-09
IPC: H04L12/861 , H04L12/70
Abstract: 본 발명은 에이티엠(ATM) 적응 계층(AAL; ATM Adaptation Layer; 이하, AAL이라 함) 처리를 위한 트랜스위치(Transwitch)사의 SARA-R(Reassembly) 칩과 타 보드와의 통신매체로 사용되는 AMD사의 TAXI-R(Receiver)(수신 TAXI 칩)을 비동기 선입선출기(FIFO)를 사용하여 정합하는 셀 수신 장치에 관해 개시된다.
본 발명은 타 보드로부터 셀 수신을 가능하게 하는 TAXI-R과 ATM 교환기의 AAL 처리 중 메시지화를 위한 SARA-R 사이의 정합이 TAXI-R과 SARA-R의 구동 클럭에 관계없이 구현 가능한 효과가 있다.
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