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公开(公告)号：KR100170495B1
公开(公告)日：1999-03-30
申请号：KR1019950047077
申请日：1995-12-06
Applicant: 한국전자통신연구원
IPC: H04L12/417
Abstract: 본 발명은 가상토큰버스 통신장의 매체접근 제어장치 및 제어방법에 관한 것으로, 다수의 노드, 통신망 관리기, 버스중계기, M-bus, D-bus 등을 포함하여 구성되어 각 노드간의 데이타 전송을 위해 가상토큰버스 방식을 이용하는 통신망에 있어서, 상기 노드들이 순환 데이지체인으로 구성되어 이 순환 데이지 체인의 가장 높은 우선순위를 가상토큰의 이동에 따라 각 노드에 순환시켜 모든 노드에게 공정한 버스점유 기회를 부여하고 또한 전송할 메세지를 가지는 노드간의 메세지 전송이 한 번의 스위치오버 시간으로 이루어질 수 있는 매체 접근 제어장치를 더 포함하여 구성되어, 가상토큰버스 통신망에서 매체에 대한 접근제어시 전송할 메세지를 가지는 두 노드 사이에 버스점유기회를 전달하는데 있어서, 순환 데이지 체인(cyclic-daisy-chain)을 이용하여 두 노드의 버스중재주소에 상관없이 항상 한 번의 가상토큰 전달시간이 걸리도록 하여 통신망의 성능 측도인 버스전송주기를 최소화할 수 있는 효과가 있다.
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公开(公告)号：KR100155505B1
公开(公告)日：1998-11-16
申请号：KR1019940036364
申请日：1994-12-23
Applicant: 한국전자통신연구원
IPC: H04L7/08
Abstract: 본 발명은 이동통신 시스템의 제어국에 포함되는 보코더/셀렉터에서 프레임 동기를 맞추어 주기 위한 프레임 동기 회로에 있어서, 상기 보코더/셀렉터내의 셀렉터에서 전송되는 신호로부터 시스템의 지연을 보상하여 출력하는 슬루어블 카운터와, 시스템 클럭을 지연시켜 출력하는 지연 카운터와, 보코더/셀렉터내의 보코더에서 트래픽 데이터가 집중되는 것을 분산시키기 위해 상기 슬루어블 카운터에서 시스템 지연이 보상된 신호를 분산시켜 출력하는 스태거링 카운터로 구성되는 것을 특징으로 하여, 슬루어블 및 스태거링 프레임 동기를 위한 별도의 명령을 셀렉터에서 보코더로 보낼 필요가 없으며, 현 시스템에서 구현되지 않은 스태거링 프레임 동기의 구현도 용이하고, 보코더의 송수신을 위한 타이밍 계산을 대신해 줌으로써 보코더의 효율� � 올릴 수 있는 효과가 있다.
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公开(公告)号：KR100152391B1
公开(公告)日：1998-11-02
申请号：KR1019950040551
申请日：1995-11-09
Applicant: 한국전자통신연구원
IPC: H04Q3/60
Abstract: 본 발명의 CDMA 이동통신 시스템에서의 제어국 망과 셀렉터/트랜스코더의 사이의 정합장치에 관한 것으로, 특히 하나의 제어국 망 노드에 다수의 셀렉터/트랜스코더를 접속하여 한 제어국이 수용할 수 있는 가입자의 용량을 증대시킬 수 있도록 제어국 망 노드와의 접속 및 HDLC 처리를 위한 제어국 망 노드접속부와, 제어국의 시스템 동기를 GPS에 맞추기 위한 타이밍 인터페이스부와, 트랜스코더로부터 수신된 PCM 데이타를 이동통신교환기로 전송하기 위한 트렁크 접속부와, 송·수신되는 프레임의 분석 및 처리를 위한 CPU부와, 정합장치와 셀럭터와의 데이타 송·수신을 위해 필요한 인터럽트 처리부와, 각각의 셀렉터/트랜스코더에 대한 장애상태를 처리하기 위한 장애 처리부와, CPU부가 제어국 망 노드로부터 수신된 데이타 프레임의 목적지 어드레스 필 드를 분석하여 해당 셀렉터로 전송할 때 전송로를 제공하기 위한 셀렉터 접속부와, 제어국 망 노드로부터 수신된 프레임을 저장하는 메모리부를 포함하여 구성되어, 제어국 망으로부터 입력되는 트래픽 데이타 및 제어데이타 해당 셀렉터로 손실없이 전송할 수 있으며, 하나의 노드에 다수개의 셀렉터/트랜스코더를 접속할 수 있어 한 제어국이 수용할 수 있는 가입자의 용량을 효과적으로 증대하는 장점을 갖는다.
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公开(公告)号：KR100141347B1
公开(公告)日：1998-07-01
申请号：KR1019940035487
申请日：1994-12-21
Applicant: 한국전자통신연구원
IPC: H04L12/28
Abstract: 본 발명은 고성능 프로세서간 통신망 노드의 셀프루팅 경로 제어용 어드레스 애트리뷰트 구조 및 할당 방법에 관한 것으로, 노드에서 수신된 메세지 프레임의 어드레스를 노드 자신이 가지고 있는 어드레스 및 어드레스 애트리뷰트를 응용하여 경로 제어를 수행하므로서 1레벨 이상의 다양한 통신망 토플로지 환경하에서 어드레싱 체계의 변경시에도 셀프 루팅이 가능하도록 하고, 다양한 토플로지 형상하에서도 일정한 노드 그룹에 대한 멀티캐스팅 통신을 구현할 수 있도록 하기 위한 것이다.
이에 따라 본 발명은 다양한 토플로지 형상하에서도 일정한 노드그룹에 대한 멀티캐스팅 통신을 구현 가능하게 하므로 메세지 프레임에 대한 통신망 서비스 품질을 향상시킬 수 있는 효과가 있다.-
Patent Agency Ranking
公开(公告)号：KR100135912B1
公开(公告)日：1998-07-01
申请号：KR1019940036022
申请日：1994-12-22
Applicant: 한국전자통신연구원
Abstract: 본 발명은 CMS(CDMA Mobile System)의 기지국 제어장치(Base Station Controller)과와이동통신 교환기간의 정합을 위한 이동통신 교환기의 기지국 제어장치 정합 서브 시스팀에 관한 것으로, CEPT 방식 PCM 중계선과 타 시스팀과의 정합 기능을 수행하는 디지털 중계선 정합장치(3)를 포함하여 구성된다.
이에 따라 본 발명은 이동 통신 교환기와 기지국 제어장치간 통신을 위하여 기존의 전전자 교환기에 서브시스팀의 용량 증대를 위한 확장성을 증가시키고, 가장 경제적인 접속을 위한 서브 시스팀의 구현이 용이한 효과가 있다.-
公开(公告)号：KR100129143B1
公开(公告)日：1998-04-08
申请号：KR1019940035488
申请日：1994-12-21
Applicant: 한국전자통신연구원
IPC: H04L12/801 , H04L12/46 , H04L12/70
Abstract: Disclosed is a matching apparatus for processing packet data utilizing E1 link in a communication network. The apparatus comprises a phase lock loop circuit, a processor matching circuit, a controlling/decoding circuit, an E1 framer, an E1 transmitting/receiving circuit, an IPC matching circuit and a clock generator. The phase lock loop circuit supplies a clock. The processor matching circuit receives a Read/Write signal from a processor. The controlling/decoding circuit decodes the address from the matching circuit by selecting a board, a remote alarm and a local alarm. The E1 framer is initialized and the state of E1 framer is continuously reported to the processor matching circuit. The E1 transmitting/receiving circuit processes and transmits the data from E1 framer and from a line driver. The data, clock and information from the E1 framer are transmitted to the IPC matching circuit.
Abstract translation: 公开了一种用于在通信网络中利用E1链路处理分组数据的匹配装置。 该装置包括锁相环电路，处理器匹配电路，控制/解码电路，E1成帧器，E1发送/接收电路，IPC匹配电路和时钟发生器。 锁相环电路提供时钟。 处理器匹配电路从处理器接收读/写信号。 控制/解码电路通过选择电路板，远程报警器和本地报警器来对来自匹配电路的地址进行解码。 E1成帧器被初始化，并且E1成帧器的状态被连续报告给处理器匹配电路。 E1发送/接收电路从E1成帧器和线路驱动器处理和发送数据。 来自E1成帧器的数据，时钟和信息被传送到IPC匹配电路。
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公开(公告)号：KR100120720B1
公开(公告)日：1997-10-27
申请号：KR1019940027170
申请日：1994-10-24
Applicant: 한국전자통신연구원
IPC: H04L12/417
Abstract: The modulator using for reverse direction link of CDMA mobile telecommunication system performs the demodulation process with a contradiction ratio. It includes a number of Hadamard correlator group(1) receiving input signal,, a calculator(2) calculating the contradiction ratio with outputs of the correlator group, a sequence pair comparator(3) processing inputs coming from one input group receiving N number of outputs of the correlators and another input group receiving N number of outputs of the calculator and sending the processed results back to the calculator, and a signal power estimator(4) providing output to the calculator.
Abstract translation: CDMA移动通信系统的逆向链路调制器以矛盾比率进行解调处理。 它包括一个接收输入信号的Hadamard相关器组（1），一个计算器（2），用于计算与相关器组的输出的矛盾比，一个序列对比较器（3）处理从一个输入组接收N个 相关器的输出和接收计算器的N个输出的另一个输入组，并将处理结果发送回计算器;以及信号功率估计器（4）向计算器提供输出。
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39.发明授权CDMA 이동통신망에서의 EI 2048Kbps PCM 정합방식을 이용한 기지국과 기지국 제어장치간의 프로세서 데이타 통신처리를 위한 정합장치 失效一种用于基站和基站控制器之间的处理器数据通信处理的匹配装置，在CDMA移动通信网络中使用EI 2048Kbps PCM匹配方法
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公开(公告)号：KR1019970011684B1
公开(公告)日：1997-07-14
申请号：KR1019940034646
申请日：1994-12-16
Applicant: 한국전자통신연구원
IPC: H04B7/216
Abstract: a first decoder receiving a first chip selection signal generated in a selector and transcoding interface board assembly(SXIA); a second decoder receiving a second chip selection signal generated in a selector and transcoding board assembly(SXOA); a dual memory which outputs a first and second BUSY signal controlling the direction of data transmission by receiving the signals generated in the first and second decoder, and transmits the stored data in the set transmission direction; a first operation control part controlling the operation of SXIA according to the bus signal generated in SXIA and the signal generated in the first decoder and the first BUSY signal generated in the dual memory; and a second operation control part controlling the operation of SXOA according to the bus signal generated in SXOA and the signal generated in the second decoder and the second BUSY signal generated in the dual memory.
Abstract translation: 接收在选择器和代码转换接口板组件（SXIA）中生成的第一芯片选择信号的第一解码器; 接收在选择器和转码板组件（SXOA）中生成的第二芯片选择信号的第二解码器; 双存储器，其通过接收在第一和第二解码器中生成的信号来输出控制数据传输方向的第一和第二BUSY信号，并以设定的传输方向发送所存储的数据; 第一操作控制部分，根据在SXIA中产生的总线信号和在第一解码器中产生的信号和在双存储器中产生的第一BUSY信号来控制SXIA的操作; 以及第二操作控制部分，其根据在SXOA中生成的总线信号和在第二解码器中产生的信号和在双存储器中生成的第二BUSY信号来控制SXOA的操作。
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