公开(公告)号：CN111696945A

公开(公告)日：2020-09-22

申请号：CN201910789328.9

申请日：2019-08-23

Applicant: 东芝存储器株式会社

Inventor： 森崇浩

IPC: H01L23/49 ,  H05K1/11 ,  H05K1/18

Abstract: 根据一个实施方式，半导体装置具备：印刷布线板，具有衬底、衬底之上的布线层、及布线层之上的第1绝缘层，布线层具有连接端子、及与所述连接端子电性连接的布线，第1绝缘层具有使连接端子及布线的一部分从第1绝缘层露出的开口、及设置在开口的边缘并且与布线重叠的凸部或凹部；半导体芯片，装载在印刷布线板上；接合线，将连接端子与半导体芯片电性连接；及第2绝缘层，将半导体芯片及接合线覆盖，并且将开口填满。

公开(公告)号：CN111696942A

公开(公告)日：2020-09-22

申请号：CN201910715102.4

申请日：2019-08-02

Applicant: 东芝存储器株式会社

Inventor： 松下园江 ,  西村贵仁 ,  吉持一幸 ,  箭内良广 ,  臼井聡

IPC: H01L23/48 ,  H01L23/522 ,  H01L23/535 ,  H01L21/768 ,  H01L27/112

Abstract: 本发明的实施方式涉及一种半导体存储装置及其制造方法。实施方式的半导体存储装置具备具有多个存储单元的单元阵列区域及包围单元阵列区域而配置在端部的外缘部，在单元阵列区域内具备积层体，该积层体是将多个导电层隔着第1绝缘层而积层，且多个导电层的端部具有成为阶梯状的面向外缘部的阶梯部，在阶梯部中的至少1阶的中央部，具有朝单元阵列区域内侧的凹陷。

公开(公告)号：CN111696923A

公开(公告)日：2020-09-22

申请号：CN201910589721.3

申请日：2019-07-02

Applicant: 东芝存储器株式会社

Inventor： 大野天颂 ,  藤田努 ,  久米一平 ,  友野章

IPC: H01L23/00 ,  H01L21/78 ,  B23K26/38

Abstract: 本发明涉及一种半导体装置及半导体装置的制造方法。根据一实施方式，半导体装置具备器件层、反射率降低层及改质层。所述器件层配置在半导体衬底的第1区域的第1面上。所述反射率降低层被配置在所述半导体衬底的设置在所述第1区域周围的第2区域的所述第1面上，且使反射率与所述第1面上配置有金属膜时从与所述第1面对向的第2面侧入射的激光的反射率相比降低。所述改质层被设置在所述第2区域的所述半导体衬底的侧面。所述第2区域的所述半导体衬底的侧面是在所述半导体衬底中伸展的切断面。

公开(公告)号：CN111696604A

公开(公告)日：2020-09-22

申请号：CN201910578624.4

申请日：2019-06-28

Applicant: 东芝存储器株式会社

Inventor： 滋贺秀裕

IPC: G11C16/04 ,  G11C16/08 ,  H01L27/11556 ,  H01L27/11529

Abstract: 实施方式提供能够提高控制性的非易失性半导体存储装置。实施方式的非易失性半导体存储装置包含：存储串群，积层形成有k层的将多个非易失性存储胞串联连接而构成的存储串；选择晶体管群，包含分别对应于各存储串而设置的k个选择晶体管；n条位线群，与各存储串并行配置；及n条位线接点，配置在垂直方向，分别与n条位线群连接；且选择晶体管群区分为包含k/n个选择晶体管的n个选择晶体管部分群，属于该部分群的k/n个选择晶体管分别与对应的n条位线接点之一连接。

公开(公告)号：CN111696599A

公开(公告)日：2020-09-22

申请号：CN201910718175.9

申请日：2019-08-05

Applicant: 东芝存储器株式会社

Inventor： 木村啓太 ,  滋贺秀裕

IPC: G11C8/08 ,  G11C7/12

Abstract: 本发明涉及一种半导体存储装置及其控制方法。根据一实施方式，半导体存储装置具备：存储器晶体管；第1布线，连接在存储器晶体管的栅极电极；以及控制装置，进行从存储器晶体管读出数据的读出动作及将数据写入存储器晶体管的写入动作。控制装置从读出动作或写入动作的第1时序至第2时序，使第1布线的电压增大至第1电压为止，并对应于从第1时序至第2时序为止的第1布线的电压、电流及电荷量的至少一者，调整从第1时序至第2时序为止的长度。

公开(公告)号：CN111681983A

公开(公告)日：2020-09-18

申请号：CN201910738543.6

申请日：2019-08-12

Applicant: 东芝存储器株式会社

Inventor： 曽田栄一

IPC: H01L21/683 ,  H01L21/67 ,  H01L27/11556 ,  H01L27/11582

Abstract: 实施方式涉及一种衬底的分离方法、半导体存储装置的制造方法及衬底分离装置。实施方式的衬底的分离方法分离具有第1衬底及第2衬底的贴合衬底，在第1衬底配置有第1衬底上的碳膜及碳膜上的存储单元，在第2衬底配置有晶体管，第1衬底与第2衬底是将配置有存储单元的侧的面与配置有晶体管的侧的面接合，该衬底的分离方法是去除碳膜，从贴合衬底分离存储单元及第2衬底。

公开(公告)号：CN111668367A

公开(公告)日：2020-09-15

申请号：CN201910690354.6

申请日：2019-07-29

Applicant: 东芝存储器株式会社

Inventor： 宇佐美贵德 ,  石崎健士 ,  北尾良平 ,  小松克伊 ,  岩崎刚之 ,  坂田敦子

IPC: H01L43/08 ,  H01L27/22 ,  H01L45/00 ,  H01L27/24 ,  G11C11/16 ,  G11C13/00

Abstract: 本发明的实施方式提供一种能够抑制半选择漏电流的存储装置。实施方式的存储装置具备：第1导电层；第2导电层；阻变元件，设置在第1导电层与第2导电层之间；及中间层，设置在阻变元件与第1导电层之间、及阻变元件与第2导电层之间中任一处，且包含硅(Si)及锗(Ge)中至少任一元素、碲(Te)及铝(Al)。

公开(公告)号：CN111668226A

公开(公告)日：2020-09-15

申请号：CN201910679391.7

申请日：2019-07-22

Applicant: 东芝存储器株式会社

Inventor： 福田夏树 ,  永嶋贤史 ,  诸冈哲 ,  石原典隆

IPC: H01L27/11529 ,  H01L27/11556

Abstract: 实施方式提供一种能够谋求电特性的提高的半导体存储装置。实施方式的半导体存储装置具有衬底、第1配线、第2配线、第1通道部、第2通道部、第1电荷蓄积部、第2电荷蓄积部、第1选择晶体管、第2选择晶体管、及中空部。所述第1电荷蓄积部设置于与所述衬底的表面隔开第1距离的第1位置，且设置于所述第1配线与所述第1通道部之间。所述第1选择晶体管设置于与所述衬底的表面隔开比所述第1距离大的第2距离的第2位置。所述中空部设置于所述第1通道部与所述第2通道部之间。

公开(公告)号：CN111667864A

公开(公告)日：2020-09-15

申请号：CN201910729765.1

申请日：2019-08-08

Applicant: 东芝存储器株式会社

Inventor： 松并绚也

IPC: G11C11/22

Abstract: 实施方式提供了一种半导体存储装置，其中能执行适当的读取操作并由此延长了寿命。根据一种实施方式，半导体存储装置包括第一配线、连接至第一配线的第一电阻变化元件、连接至第一电阻变化元件的第一非线性元件、和连接至第一非线性元件的第二配线。在第一电阻变化元件的读取操作中，将第一配线和第二配线之间的电压增加到第一电压，并且在第一配线和第二配线之间的电压增加到第一电压之后，将第一配线和第二配线之间的电压增加到大于第一电压的第二电压。

公开(公告)号：CN111667855A

公开(公告)日：2020-09-15

申请号：CN201910585438.3

申请日：2019-07-01

Applicant: 东芝存储器株式会社

Inventor： 坂口雄基 ,  泉达雄 ,  吉田真司

IPC: G11C5/06 ,  G11C5/14 ,  G11C7/18 ,  G11C8/14

Abstract: 根据一个实施方式，半导体存储装置具备第1存储晶体管、第1晶体管、第2晶体管及第1配线。另外，具备连接于第1存储晶体管、第1晶体管、第2晶体管的栅极电极的第2配线、第3配线及第4配线。从删除动作的第1时点到第1时点之后的第2时点，第1配线的电压从第1电压增大到大于第2配线～第4配线的电压的第2电压。从第2时点到第2时点之后的第3时点，第1配线的电压从第2电压增大到第3电压，第3配线的电压从第4电压增大到大于第2配线的电压及第4配线的电压且小于第3电压的第5电压。