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公开(公告)号：CN107833591B
公开(公告)日：2022-01-04
申请号：CN201710733512.2
申请日：2017-08-24
Applicant: 东芝存储器株式会社
Abstract: 本发明提供一种半导体装置，能够抑制因存储单元的位置而导致的写入时的阈值电压的偏差。实施方式的半导体装置包括第一存储单元、第二存储单元、第一字线、第一位线、第二位线、源极线以及行控制电路。第一存储单元的第一栅极以及第二存储单元的第二栅极与第一字线连接。第一位线与第一存储单元电连接。第二位线与第二存储单元连接。行控制电路向第一字线输出第一编程电压。在使第一存储单元以及第二存储单元各自的阈值电压偏移时，使第一栅极和第一存储单元的沟道之间的第一电压、与第二栅极和第二存储单元的沟道之间的第二电压不同。
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公开(公告)号：CN109725846B
公开(公告)日：2021-12-31
申请号：CN201810767079.9
申请日：2018-07-13
Applicant: 东芝存储器株式会社
IPC: G06F3/06
Abstract: 本发明的实施方式提供一种能够谋求I/O性能改善的存储器系统及控制方法。实施方式的存储器系统包含：非易失性存储器，包含多个区块，所述多个区块各自包含多个页；以及控制器，对所述非易失性存储器进行控制。所述控制器当从主机接收到指定第1逻辑地址与第1区块编号的写入要求时，决定应写入来自所述主机的数据的具有所述第1区块编号的第1区块内的第1位置，将来自所述主机的数据写入到所述第1区块内的所述第1位置。所述控制器将表示所述第1位置的第1区块内物理地址、或所述第1逻辑地址、所述第1区块编号及所述第1区块内物理地址的组的任一者通知给所述主机。
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公开(公告)号：CN108630739B
公开(公告)日：2021-12-21
申请号：CN201710659683.5
申请日：2017-08-04
Applicant: 东芝存储器株式会社
Abstract: 本发明的实施方式提供一种能够抑制封装的裂痕、半导体芯片的破裂、外观不良的半导体装置及其制造方法。本实施方式的半导体装置具备配线衬底、第1半导体芯片、第2半导体芯片及树脂。第1半导体芯片具有第1面、位于该第1面的相反侧的第2面及位于第1面的外缘与第2面的外缘之间的第1侧面，且设置于配线衬底上方。第1侧面成为解理面。第2半导体芯片具有第3面、位于该第3面的相反侧的第4面、位于第3面的外缘与第4面的外缘之间的第2侧面及贯通第3面与第4面之间的至少半导体衬底的贯通电极。第2侧面成为解理面及改质面。第2半导体芯片设置于配线衬底与第1半导体芯片之间。树脂设置于第1及第2半导体芯片的周围。
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公开(公告)号：CN113782507A
公开(公告)日：2021-12-10
申请号：CN202111060595.6
申请日：2017-08-02
Applicant: 东芝存储器株式会社
IPC: H01L23/48 , H01L23/528 , H01L21/768
Abstract: 本发明的实施方式提供一种能够减小贯通电极与半导体元件之间的接触电阻的半导体装置。本实施方式的半导体装置具备半导体衬底，所述半导体衬底具有第1面及第2面，所述第1面具有半导体元件，所述第2面位于该第1面的相反侧。第1绝缘膜设置在半导体衬底的第1面上。导电体设置在第1绝缘膜上。金属电极设置在第1面与第2面之间，贯通半导体衬底并与导电体接触。第2绝缘膜设置在金属电极与半导体衬底之间。第1绝缘膜与第2绝缘膜的边界面位于较半导体衬底的第1面更靠导电体侧，且随着向金属电极的中心部靠近而以向导电体接近的方式倾斜。
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Patent Agency Ranking
公开(公告)号：CN107180834B
公开(公告)日：2021-11-26
申请号：CN201710065811.3
申请日：2017-02-06
Applicant: 东芝存储器株式会社
IPC: H01L27/11551 , H01L27/11578
Abstract: 本案涉及半导体存储装置及其制造方法。实施方式的半导体存储装置具备衬底、多个电极、至少1个柱构造体、至少1个电荷蓄积膜、及至少1个绝缘部件。所述多个电极设置在所述衬底上，分别分隔积层而构成积层体，在沿所述衬底的表面的第一方向具有第一宽度，且具有沿所述表面在与所述第一方向交叉的第二方向延伸的部位。所述柱构造体设置在所述积层体内，且包含沿所述积层体的积层方向延伸的半导体层。所述电荷蓄积膜设置在所述半导体层与所述多个电极之间。所述绝缘部件在所述第一方向具有较所述第一宽度小的宽度，且在所述积层方向延伸设置。
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公开(公告)号：CN107818981B
公开(公告)日：2021-10-15
申请号：CN201710069713.7
申请日：2017-02-08
Applicant: 东芝存储器株式会社
Inventor： 荒井伸也
IPC: H01L27/11563 , H01L27/11551 , G11C16/02
Abstract: 本发明的半导体存储装置具备：第1电极层，设置于导电层上；第2电极层，设置于所述导电层与所述第1电极层之间；第1绝缘层，设置于所述第1电极层与所述第2电极层之间；以及导电性的支柱层，在从所述导电层朝向所述第1电极层的第1方向上，贯通第1电极层、所述第2电极层及所述第1绝缘层而延伸。所述支柱层的贯通所述第1绝缘层的部分的外周具有沿着所述导电层的表面的第2方向上的第1宽度，所述支柱层的贯通所述第2电极层的部分的外周具有所述第2方向上的第2宽度，且所述第2宽度比所述第1宽度宽。
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公开(公告)号：CN108573933B
公开(公告)日：2021-09-24
申请号：CN201710650755.X
申请日：2017-08-02
Applicant: 东芝存储器株式会社
Abstract: 本发明的实施方式提供一种更有效率地利用树脂将半导体芯片积层体密封而成的半导体装置及其制造方法。实施方式的半导体装置具备：配线衬底，具有第1面；芯片积层体，位于所述第1面上，且包含第1半导体芯片、设置在所述第1半导体芯片与所述第1面之间且具有贯通电极的第2半导体芯片、及设置在所述第2半导体芯片与所述第1面之间的第3半导体芯片；第1树脂，位于所述第1面与所述第3半导体芯片之间且与所述第1面及所述第3半导体芯片相接；以及第2树脂，位于所述第2半导体芯片与所述第1面之间，与所述第2半导体芯片及所述第1面相接并将所述芯片积层体密封，且材料与所述第1树脂不同。
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公开(公告)号：CN113410242A
公开(公告)日：2021-09-17
申请号：CN202110696604.4
申请日：2015-05-01
Applicant: 东芝存储器株式会社
IPC: H01L27/11556 , H01L27/11521 , H01L21/768 , H01L23/528
Abstract: 本发明的实施方式的半导体存储装置具备：多根半导体柱，在第1方向延伸，且沿相对于所述第1方向交叉的第2方向排列；两条配线，在所述第2方向延伸，且在相对于所述第1方向及所述第2方向交叉的第3方向上，设置于所述多根半导体柱的两侧；及电极膜，配置于各所述半导体柱与各所述配线之间。所述两条配线能够相互独立驱动。
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公开(公告)号：CN113394225A
公开(公告)日：2021-09-14
申请号：CN202110651129.9
申请日：2017-08-11
Applicant: 东芝存储器株式会社
Inventor： 荒井伸也
IPC: H01L27/11524 , H01L27/11529 , H01L27/11548 , H01L27/11556 , H01L27/1157 , H01L27/11573 , H01L27/11575 , H01L27/11582 , H01L29/06 , H01L29/167 , H01L29/792
Abstract: 一种半导体装置及其制造方法。本发明的实施方式提供能够缩短从半导体主体中的与源层相接触的侧壁部到源层之上的栅层的距离的半导体装置及其制造方法。实施方式的半导体装置的栅层(80)被设置在源层(SL)与层叠体(100)之间，比电极层(70)1层的厚度厚。半导体主体(20)具有在层叠体(100)内、栅层(80)内以及半导体层(13)内在层叠体(100)的层叠方向上延伸且与半导体层(13)相接触的侧壁部(20a)。半导体主体(20)不与电极层(70)以及栅层(80)相接触。
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