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公开(公告)号：CN101174462B
公开(公告)日：2012-05-16
申请号：CN200710159635.6
申请日：2007-09-06
Applicant: 三星电子株式会社
CPC classification number: G11C16/3404
Abstract: 一种用于编程包括至少一个标识单元和多个多位存储单元的多层非易失性存储器的方法。每一个存储单元存储最低有效位(LSB)和最高有效位(MSB)的数据。使用LSB数据编程单元，使得编程过的存储单元具有大于VR1的阈值电压。修改阈值电压使得对于第三或第四值具有大于VR2的阈值电压。使用MSB数据编程存储单元，使得阈值电压对于第一值小于VR1，对于第二值大于VR1且小于VR2，对于第三值大于VR2且小于VR3，对于第四值大于VR3。VR1小于VR2，VR2小于VR3。编程标识单元以显示是否已经编程MSB数据。
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公开(公告)号：CN101154464A
公开(公告)日：2008-04-02
申请号：CN200710004441.9
申请日：2007-01-22
Applicant: 三星电子株式会社
Abstract: 公开了一种半导体存储器件，所述器件包括第一泵时钟产生器，配置用于基于电源电压产生第一泵时钟信号。所述器件还包括第一电荷泵，配置用于响应于第一泵时钟信号产生第一泵输出电压。所述器件还包括第二泵时钟产生器，配置用于基于第一泵输出电压产生第二泵时钟信号。所述器件还包括第二电荷泵，配置用于响应于第二泵时钟信号产生第二泵输出电压。所述器件还包括开关单元，配置用于将第一电荷泵与第二电荷泵选择性地相连。
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公开(公告)号：CN112447759B
公开(公告)日：2025-03-07
申请号：CN202010643671.5
申请日：2020-07-06
Applicant: 三星电子株式会社
IPC: H10B43/27 , G06F12/02 , G06F12/0882
Abstract: 一种非易失性存储器器件，包括：第一半导体层，具有阶梯区域和单元区域，单元区域具有形成在其中的存储单元阵列；以及第二半导体层，包括与所述存储单元阵列相连的页面缓冲器。第一半导体层包括：多条字线；接地选择线，在字线上的层中；公共源极线，在接地选择线上的层中；多个竖直传输晶体管，在阶梯区域中；以及多条驱动信号线，与公共源极线在同一层中。字线在阶梯区域中形成阶梯形状，并且每个竖直传输晶体管连接在字线中的相应字线与驱动信号线中的相应驱动信号线之间。
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公开(公告)号：CN118042839A
公开(公告)日：2024-05-14
申请号：CN202310980276.X
申请日：2023-08-04
Applicant: 三星电子株式会社
IPC: H10B43/27 , G11C5/06 , G11C16/04 , G11C16/08 , G11C16/10 , G11C16/26 , H10B43/10 , H10B43/35 , H10B43/40 , H10B43/50
Abstract: 提供包括页缓冲器电路的存储器装置。所述存储器装置包括：存储器单元阵列，包括多个存储器单元；以及页缓冲器电路，包括多个页缓冲器单元，所述多个页缓冲器单元通过多条位线分别与所述多个存储器单元连接。感测节点连接到每个缓冲器电路的位线。所述多个页缓冲器单元分别与感测节点连接，所述多个页缓冲器单元中的每个包括至少一个晶体管。感测节点附近的一条或多条辅助布线用于减少由感测节点的低电容导致的耦合问题。
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Patent Agency Ranking
公开(公告)号：CN117715433A
公开(公告)日：2024-03-15
申请号：CN202311160849.0
申请日：2023-09-11
Applicant: 三星电子株式会社
Abstract: 一种集成电路(IC)器件包括外围电路结构和单元阵列结构。外围电路结构包括电路基板、外围电路、覆盖电路基板和外围电路的第一绝缘层、以及第一接合焊盘。单元阵列结构包括具有彼此相对的第一表面和第二表面的绝缘结构、在第一表面上的导电板、在导电板上的存储单元阵列、第二绝缘层、设置在第二绝缘层上的第二接合焊盘、在第二表面上彼此间隔开的第一布线和第二布线、穿过绝缘结构并将导电板连接到第一布线的导电通路、以及将第一布线电连接到第二接合焊盘的接触结构。第一接合焊盘与第二接合焊盘接触。
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公开(公告)号：CN117596884A
公开(公告)日：2024-02-23
申请号：CN202310988281.5
申请日：2023-08-07
Applicant: 三星电子株式会社
Abstract: 一种非易失性存储器件包括：第一半导体层，包括单元区域和阶梯区域，单元区域具有存储单元阵列，阶梯区域与单元区域相邻；以及第二半导体层，在垂直方向上堆叠在第一半导体层上并且包括行译码器。第一半导体层包括：多条字线，在所述垂直方向上堆叠；包括至少一条串选择线的层，该层堆叠在多条字线上；以及多个第一通道晶体管，位于阶梯区域中并且位于包括至少一条串选择线的层上，其中，在阶梯区域中，多条字线具有阶梯形状，并且多个第一通道晶体管将多条字线电连接到行译码器。
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公开(公告)号：CN116564384A
公开(公告)日：2023-08-08
申请号：CN202310087213.1
申请日：2023-01-19
Applicant: 三星电子株式会社
IPC: G11C16/04 , G11C16/06 , H01L23/488 , H10B80/00
Abstract: 在一些实施例中，一种非易失性存储器件包括第一半导体芯片和第二半导体芯片。所述第一半导体芯片包括栅电极、沟道结构、多个单元接触插塞、线性金属图案和多个上接合焊盘。所述第二半导体芯片包括多个下接合焊盘、与所述沟道结构交叠的第一外围电路元件、与所述多个单元接触插塞交叠的第二外围电路元件以及与所述多个单元接触插塞交叠的第三外围电路元件。所述外围电路元件耦接到对应的单元接触插塞。所述第二上接合焊盘和所述第三上接合焊盘在所述第一方向上的宽度彼此不同，并且所述第二下接合焊盘和所述第三下接合焊盘在所述第一方向上的宽度彼此不同。
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公开(公告)号：CN108735247B
公开(公告)日：2023-07-04
申请号：CN201710243378.8
申请日：2017-04-14
Applicant: 三星电子株式会社
IPC: G11C5/14
Abstract: 公开了一种驱动器电路。驱动器电路包括箝位晶体管、比较电压晶体管、放大晶体管、偏置晶体管以及充电电路。比较电压晶体管被配置为提供比较电压。放大晶体管包括连接到箝位晶体管的第一节点的放大栅极、被配置为接收比较电压的第一放大节点以及连接到箝位晶体管的栅极的第二放大节点。偏置晶体管被配置为供给偏置电压。充电电路进行以下中的至少一个：被配置为通过箝位晶体管从第一节点汲取电流以及被配置为通过箝位晶体管向第一节点供给电流。
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公开(公告)号：CN114551461A
公开(公告)日：2022-05-27
申请号：CN202110902059.X
申请日：2021-08-06
Applicant: 三星电子株式会社
IPC: H01L27/11548 , H01L27/11556 , H01L27/11575 , H01L27/11582 , H01L25/18 , H01L23/544 , H01L21/60
Abstract: 一种存储装置包括：存储芯片，所述存储芯片包括连接到第一字线和第一位线的存储单元阵列、分别连接到所述第一字线的第一字线接合焊盘以及分别连接到所述第一位线的第一位线接合焊盘；以及外围电路芯片，其中，所述外围电路芯片包括连接到第二字线和第二位线的测试单元阵列、分别连接到所述第一字线接合焊盘的第二字线接合焊盘、分别连接到所述第一位线接合焊盘的第二位线接合焊盘以及外围电路，所述外围电路连接到所述第二字线接合焊盘和所述第二字线，或所述第二位线接合焊盘和所述第二位线。
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