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公开(公告)号：KR100255237B1
公开(公告)日：2000-05-01
申请号：KR1019970038896
申请日：1997-08-14
Applicant: 삼성전자주식회사
Abstract: PURPOSE: A method for restoring a damaged image is provided to disable a user from visually sensing an image damaged from a transmission channel error generated in the course of transmission of a compressed dynamic image by restoring a luminescence value of a damaged section in an image encoding stage. CONSTITUTION: An error detection unit(12) detects an error from an image code row. A weight assignment unit(14) assigns a weight for interpolating the error detected. An error restoration unit(16) restores the error by performing an interpolation using NURBS function by the weight assigned. The error detection unit(12) detects a position of a section damaged by an error generated from a decoding course. The weight assignment unit(14) defines a lattice point for a two-dimensional interpolation.
Abstract translation: 目的：提供一种用于恢复损坏图像的方法，以禁止用户在图像编码中恢复损坏部分的发光值，从而在压缩的动态图像传输过程中产生的传输通道错误视觉上感测损坏的图像 阶段。 构成：错误检测单元（12）从图像代码行检测错误。 权重分配单元（14）分配用于内插检测到的错误的权重。 错误恢复单元（16）通过使用NURBS函数通过分配的权重进行插值来恢复错误。 错误检测单元（12）检测由解码过程产生的错误损坏的部分的位置。 权重分配单元（14）定义二维插值的格点。
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公开(公告)号：KR100233546B1
公开(公告)日：1999-12-01
申请号：KR1019970038895
申请日：1997-08-14
Applicant: 삼성전자주식회사
IPC: H04N5/04
Abstract: 본 발명은 영상부호열의 동기부호를 검출하기 위한 장치 및 방법에 관한 것으로, 특히 GOB헤더패턴과 GOB번호를 이용하여 동기부호를 검출하는 동기부호 검출장치 및 방법에 관한 것이다. 본 발명은 압축된 영상정보의 전송중에 발생하는 비트에러에 대해 기설정된 에러정정기준과 비교하여 기설정된 에러정정기준을 만족하면, 동기부호를 검출한 것으로 간주하고, 에러정정기준을 만족하지 않으면, 에러발생으로 간주한다. 따라서, 동기부호 에러가 발생했을 때 정확한 에러위치를 판별하여 에러정정을 함으로써, 영상복호화의 화질개선을 할 수 있는 효과가 있다.
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公开(公告)号：KR100172408B1
公开(公告)日：1999-03-30
申请号：KR1019950048348
申请日：1995-12-11
Applicant: 삼성전자주식회사
IPC: G11C16/06
CPC classification number: G11C16/0483 , G11C11/5621 , G11C11/5628 , G11C11/5642 , G11C2211/5642
Abstract: 1. 청구 범위에 기재된 발명이 속한 기술분야
다수상태 불휘발성 반도체 메모리 및 그의 구동방법.
2. 발명이 해결하려고 하는 기술적 과제
개선된 다수상태 불휘발성 반도체 메모리 및 그의 구동방법을 제공한다.
3. 발명의 해결방법의 요지
다수상태 메모리 셀 어레이를 가지는 다수상태 불휘발성 반도체 메모리는 각 동작 모우드에서 하나의 동일 군에 속하는 스트링들 및 적어도 하나의 워드라인을 선택하고 상기 선택된 워드라인에 연결된 메모리 셀들의 제어 게이트에 각 동작 모우드에 따른 대응전압을 다수상태의 데이터 프로그램 및 읽기동작이 제공되어지도록 가변적으로 인가하기 위한 로우 디코더와; 하나의 동일군에 속하는 비트라인들을 동시에 선택하고 다른 하나의 동일군에 속하는 비선택된 비트라인들을 소정 전압으로 충전하는 비트라인 선택 및 충전수단과; 상기 비트라인에 공통연결되어 선택된 비트라인에 일정한 정전류를 제공하는 정전류 공급부와; 각 동작 모우드중 프로그램 동작에서 대응하는 비트라인들을 통해 데이터를 일시에 상기 메모리 셀들로 기입하도록 프로그램 데이터를 일시 저장하고 읽기 동작에서 선택된 메모리 셀들로부터 감지된 독출 데이터를 래치하기 위한 저장수단과; 읽기동작에서 제공되는 인에이블 신호에 응답하며 상기 저장수단에 래치된 데이터의 상태를 상기 비트라인의 레벨에 따라 반전 또는 유지시키는 저장제어수단과; 읽기동작전에 상기 저장수단을 초기화시키고 상기 비트라인을 미리 설정된 전압레벨로 유지시키는 초기화 수단과; 프로그램동작에서 상기 저장수단에 래치된 데이터를 상기 선택된 비트라인에 전달하기 위한 프로그램 데이터 전달수단을 가진다.
4. 발명의 중요한 용도
다수상태 불휘발성 반도체 메모리.-
公开(公告)号：KR100172406B1
公开(公告)日：1999-03-30
申请号：KR1019950051959
申请日：1995-12-19
Applicant: 삼성전자주식회사
IPC: G11C16/06
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
데이터 소거, 소거 검증, 프로그램, 프로그램 검증, 읽기 동작을 수행하는 한 개의 메모리 셀에 다수 개의 데이터를 저장하는 다수상태의 불휘발성 반도체 메모리 장치에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
데이터 소거, 소거 검증, 프로그램, 프로그램 검증, 읽기 동작을 수행하는 한 개의 메모리 셀에 다수 개의 데이터를 저장하는 다수상태의 불휘발성 반도체 메모리 장치를 제공함에 있다.
3. 발명의 해결방법의 요지
데이터 소거, 소거 검증, 프로그램, 프로그램 검증, 읽기 동작을 수행하는 한 개의 메모리 셀에 다수 개의 데이터를 저장하는 다수상태의 불휘발성 반도체 메모리 장치에 있어서: 상기 반도체 메모리 셀 어레이와 상기 복수 개의 셀 중 한 개의 셀을 선택하기 위한 워드라인 및 한 쌍의 제1, 2비트라인과: 소오스는 전원전압단에 연결되고 드레인은 상기 비트라인에 연결되고 게이트에 인가되는 정전압에 응답하여 상기 비트라인에 데이터 독출시 정전류를 인가하기 위한 제1트랜지스터와; 일단은 외부와의 데이터 교환을 위한 제1입출력라인 및 상기 제1비트라인에 공통 연결되고 타단은 제1노드 및 접지 전원 사이에 직렬 연결되고 게이트에는 상기 정전압이 인가되는 제2트랜지스터와 공통 연결되어 데이터 독출시에 센싱하기 위한 래치 형태의 센스 앰프인 제1래치부와; 일단은 외부와의 데이터 교환을 위한 제2입출력라인 및 상기 제2비트라인에 공통 연결되고 타단은 제2노드 및 접지 전원 사이에 직렬 연결되고 게이트에는 상기 정전압이 인가되는 제4트랜지스터와 공통 연결되어 데이터 독출시에 센싱하기 위한 래치 형태의 센스 앰프인 제2래치부와; 드레인은 상기 제3트랜지스터의 소오스와 연결되고 게이트에는 소거, 읽기 동작, 프로그램시에 각기 다르게 동작하는 래치 인에이블 신호가 인가되는 제5트랜지스터와; 드레인은 상기 제5트랜지스터의 소오스와 각기 연결되고 게이트에는 상기 제1래치부의 일단의 신호가 인가되는 제6트랜지스터와; 드레인은 상기 제3트랜지스터의 소오스와 연결되고 게이트에는 소거, 읽기 동작, 프로그램시에 각기 다르게 동작하는 래치 인에이블 신호가 인가되는 제7트랜지스터와; 드레인은 상기 제7트랜지스터의 소오스와 각기 연결되고 게이트에는 상기 제1래치부의 타단의 신호가 인가되는 제8트랜지스터와; 드레인은 상기 제4트랜지스터의 소오스와 연결되고 게이트에는 소거, 읽기 동작, 프로그램 각기 다르게 동작하는 래치 인에이블 신호가 인가되는 제9트랜지스터와; 드레인은 상기 제9트랜지스터의 소오스와 각기 연결되고 게이트에는 상기 제2래치부의 일단의 신호가 인가되는 제10트랜지스터와; 드레인은 상기 제4트랜지스터의 소오스와 연결되고 소거, 읽기 동작, 프로그램시에 각기 다르게 동작하는 래치 인에이블 신호가 인가되는 제11트랜지스터와; 드레인은 상기 제11트랜지스터의 소오스와 각기 연결되고 게이트에는 상기 제2래치부의 타단의 신호가 인가되는 제12트랜지스터와; 각기의 드레인은 상기 제1, 2비트라인 및 제1트랜지스터의 드레인과 공통 연결되고 각기의 소오스는 상기 제1, 2래치부와 연결되고 각기의 게이트로 인가되는 비트라인 선택신호에 응답하여 상기 한 쌍의 비트라인 중 하나의 비트라인을 선택하기 위한 제13, 14트랜지스터와; 드레인은 상기 제13, 14트랜지스터의 드레인 및 제1트랜지스터의 드레인과 공통 연결되고 소오스는 접지 전압과 연결되는 제15트랜지스터와; 각기 게이트에는 어드레스로부터 만들어진 상보형 신호가 인가되며, 상기 비트라인 선택 신호에 의해 인에이블 되어, 읽기 동작시에는 비선택 비트라인에 접지 전압을, 프로그램시에는 비선택 비트라인에 전원전압을, 소거시에는 모든 비트라인을 플로팅 상태로 스위칭하는 트랜스미션 트랜지스터인 제16, 17, 18, 19트랜지스터와; 각기의 드레인은 상기 트랜스미션 트랜지스터에 특정 준위를 공급하는 신호선에 연결되고 게이트에는 상기 제2, 1래치부의 일단의 전압에 응답하여 프로그램 동작시 상기 제1, 2래치부의 입력된 데이터에 의해 선택 비트라인을 접지 전압을 또는 프로그램 방지시에 전원전압을 인가하기 위한 제20, 21트랜지스터와; 드레인은 상기 제20, 21트랜지스터의 소오스와 공통 연결되고 소오스는 접지 전압과 연결되고 게이트는 프로그램시 하이로 인에이블 되는 신호에 응답하여 선택 비트라인을 접지 전압을 또는 프로그램 방지시에 전원전압을 인가하기 위한 제22트랜지스터와; 소오스와 드레인의 채널은 상기 트랜스미션 트랜지스터에 특정 준위를 공급하는 신호선과 상기 래치 인에이블 신호를 발생하는 라인과 직렬 접속하다 각기의 게이트에는 상기 제2, 1래치부의 일단의 신호 및 프로그램시 로우로 인에이블 되는 신호가 인가되는 제23, 24, 25트랜지스터로 이루어지는 것을 요지로 한다.
4. 발명의 중요한 용도
불휘발성 반도체 메모리 장치에 적합하게 이용된다.-
公开(公告)号：KR100167686B1
公开(公告)日：1999-02-01
申请号：KR1019950030101
申请日：1995-09-14
Applicant: 삼성전자주식회사
IPC: G11C5/14 , G11C11/407
Abstract: 1. 청구 범위에 기재된 발명이 속한 기술분야: 반도체 메모리의 고전압 펌프회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제: 칩의 면적을 줄일 수 있는 고전압 펌프회로를 제공한다.
3. 발명의 해결방법의 요지: 전원전압에 의해 구동되는 구동트랜지스터에 단위펌프가 직렬로 다수개 연결된 펌프 스트링을 병렬로 다수개 가지는 반도체 메모리의 고전압 펌프회로는 서로 다른 고전압레벨을 상기 고전압 펌프회로의 하나의 출력단으로 제공하기 위해, 인가되는 스위칭제어신호에 응답하여 상기 직렬로 다수개 연결된 단위펌프를 전기적으로 모두 연결시키거나 일부만을 연결시키는 스위칭 수단을 포함한다.
4. 발명의 중요한 용도: 반도체 메모리의 고전압 발생장치.-
Patent Agency Ranking
公开(公告)号：KR100157342B1
公开(公告)日：1998-12-01
申请号：KR1019950015214
申请日：1995-06-09
Applicant: 삼성전자주식회사
Inventor： 박종욱
IPC: G11C16/06
CPC classification number: G11C16/08 , G11C16/0483
Abstract: 1. 청구범위에 기재된 발명이 속하는 기술 분야; 불휘발성 반도체 메모리 장치에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제; 동일한 데이터에 의해 각기 다른 값의 비트라인 레벨이 유기되어 센싱시 발생하는 오동작을 방지할 수 있는 불휘발성 반도체 메모리를 제공한다.
3. 발명의 해결방법의 요지; 불휘발성 반도체 메모리 장치내의 로우 디코더를 통하여 워드라인들을 제어하기 위해 패스전압 발생회로와 동일한 데이터에 의해 각기 다른 값의 비트라인 레벨이 유기되어 센싱시 발생하는 오동작을 방지하기 위해 상기 워드라인에 차등화된 전압을 인가하는 다수개의 워드라인 전압 발생회로를 구비한다.
4. 발명의 중요한 용도; 워드라인을 제어하기 위한 불휘발성 반도체 메모리에 적합하게 사용된다.-
公开(公告)号：KR1019980037919A
公开(公告)日：1998-08-05
申请号：KR1019960056742
申请日：1996-11-22
Applicant: 삼성전자주식회사
Inventor： 박종욱
IPC: G11C16/06
Abstract: 본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 고전압 펌핑회로로부터 출력되는 고전압 레벨을 감지하고 이를 제어하는 동안 센싱딜레이(sensing delay)에 의해 생기는 리플현상에 따른 리플전압차를 줄이기 위한 불휘발성 반도체 메모리 장치의 고전압 발생회로에 관한 것으로, 본 발명은 외부로부터 인가되는 인에이블 신호에 응답하여 소정레벨의 기준전압을 발생하는 기준전압 발생부와; 상기 인에이블 신호와 소정의 구동신호 및 소정의 제어신호를 입력받아, 상기 구동신호에 응답하여 제 1 주기를 갖는 펄스신호를 출력한 후 상기 제어신호에 응답하여 상기 제 1 주기에 비해 소정시간 길어진 제 2 주기를 갖는 상기 펄스신호를 출력하는 발진부와; 상기 발진부로부터 출력된 상기 발진신호에 응답하여 고전압을 발생하는 고전압 펌핑부와; 상기 고전압 펌핑부로부터 출력된 상기 고전압을 입력받아, 소정의 제어신호에 응답하여 상기 고전압이 원하는 전압레벨에 비해 소정레벨 낮은 전압레벨로 펌핑되었는가를 감지하여 이를 소정레벨로 변환한 제 1 분배전압을 출력하는 제 1 전압분배부와; 상기 고전압 펌핑부로부터 출력된 상기 고전압을 입력받아, 상기 제어신호에 응답하여 상기 고전압이 원하는 전압레벨로 펌핑되었는가를 감지하여 이를 소정레벨로 변환한 제 2 분배전압을 출력하는 제 2 전압분배부와; 상기 기준전압 발생부로부터 출력된 상기 기준전압과 상기 제 1 및 제 2 전압분배부로부터 각각 출력된 상기 제 1 및 제 2 분배전압들을 입력받아, 상기 기준전압과 상기 제 1 및 제 2 분배전압들을 비교한 소정레벨의 비교신호를 출력하는 비교부와; 상기 인에이블 신호와 상기 비교신호에 응답하여, 상기 발진부로 인가된 상기 구동신호를 출력하는 구동부와; 상기 인에이블 신호와 상기 비교신호에 응답하여, 상기 제 1 전압분배부로 인가된 상기 제 1 제어신호를 출력하는 제 1 제어부와; 상기 제 1 제어신호와 상기 인에이블 신호에 응답하여, 상기 제 2 전압분배부 및 상기 발진부로 인가된 상기 제 2 제어신호를 출력하는 제 2 제어부로 이루어졌다.
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公开(公告)号：KR1019980025698A
公开(公告)日：1998-07-15
申请号：KR1019960043936
申请日：1996-10-04
Applicant: 삼성전자주식회사
Inventor： 박종욱
IPC: G11C16/06
Abstract: 플래시 메모리 장치는 비트 라인 쌍에 연결된 두 개의 래치들이 동작 모드들에 따라서 전달 게이트에 의해 상호 전기적으로 분리되거나 연결되는 구조를 가진다. 이 장치에서, 두 래치들 중의 하나에 의해 다른 하나가 제어됨으로써, 다중 비트 데이터 독출 및 프로그래밍 검증 동작들이 수행되고, 다중 비트 독출 동작 동안 일정한 량의 비트 라인 전류와 계단 파형의 워드 라인 전압에 따라서 선택된 메모리 셀을 통하여 흐르는 셀 전류의 차이에 의해 다중 비트 데이터가 감지되며, 또한, 다중 비트 프로그램 검증 동작 동안의 선택된 워드 라인의 전압이 다중 비트 독출 동작 동안의 선택된 워드 라인의 전압보다 일정한 전위차 만큼 더 높게 설정되어 독출 동작 동작 동안의 워드 라인 전압 레벨보다 프로그램되는 셀의 드레솔드 전압 레벨이 더 높게 분포하도록 함으로써 독출 동작 마진이 개선된다.
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公开(公告)号：KR1019980006420A
公开(公告)日：1998-03-30
申请号：KR1019960022353
申请日：1996-06-19
Applicant: 삼성전자주식회사
Inventor： 박종욱
IPC: H01L27/115
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