公开(公告)号：KR1020090034785A

公开(公告)日：2009-04-08

申请号：KR1020080097614

申请日：2008-10-06

Applicant: 삼성전자주식회사

Inventor： 정회주 ,  이훈 ,  이정배

IPC: H01L21/768

CPC classification number: H01L22/22 ,  H01L25/0657 ,  H01L25/18 ,  H01L2224/05573 ,  H01L2224/16145 ,  H01L2225/06503 ,  H01L2225/06513 ,  H01L2924/01019 ,  H01L2924/01021 ,  H01L2924/01055

Abstract: A stacked semiconductor device with a vertical input and output line and a configuration method thereof are provided to improve the yield by repairing the fail of the vertical input and output lines due to connection defect of TSV(Through Silicon Vias) between the stacked devices. A plurality of stacked devices include a master device and at least one slave devices(20,30,40,50). Each of a plurality of segments is connected to one of the stacked devices. N vertical connection paths(22,24,32,34) include a subset of segments. The N is an integral number above 2. The vertical connection paths pass through the plurality of stacked devices. M vertical signal paths is composed from N vertical connection paths. The M is smaller than N. At least one of vertical signal paths is comprised by the master device using at least one segment from two paths of the N vertical connection paths.

Abstract translation: 提供具有垂直输入和输出线的堆叠半导体器件及其配置方法，以通过修复堆叠器件之间的TSV（通过硅通孔）的连接缺陷来修复垂直输入和输出线的故障来提高产量。 多个堆叠设备包括主设备和至少一个从设备（20,30,40,50）。 多个段中的每一个连接到堆叠设备中的一个。 N个垂直连接路径（22,24,32,34）包括段的子集。 N是2以上的整数。垂直连接路径穿过多个堆叠的装置。 M个垂直信号路径由N个垂直连接路径组成。 M小于N.使用来自N个垂直连接路径的两个路径的至少一个段，由主设备包括至少一个垂直信号路径。

公开(公告)号：KR1020090034570A

公开(公告)日：2009-04-08

申请号：KR1020070099876

申请日：2007-10-04

Applicant: 삼성전자주식회사

Inventor： 정회주 ,  이정배 ,  강욱성

IPC: H01L23/12 ,  H01L23/48

CPC classification number: G11C5/025 ,  G11C5/02 ,  G11C5/04 ,  H01L25/0657 ,  H01L2225/06513 ,  H01L2225/06541 ,  H01L2924/0002 ,  H01L2924/00

Abstract: A multi-chip package memory stacked memory chips, method for stacking memory and method for controlling operation of multi-chip package memory are provided to use the through hole via and control the reading or writing operation. The multi-chip package memory(100) comprises the transmission memory chip, and the four through electrodes(110, 120, 130, 140) of the first and the second memory chip(ME 1, ME 2). The transmission memory chip is laminated on the printed circuit board and delivers the authorization signal to the first and the second memory chip. The transmission memory chip delivers read data from the first memory chip or the second memory chip to the outside of the multi-chip package memory.

Abstract translation: 提供多芯片封装存储器堆叠存储器芯片，用于堆叠存储器的方法和用于控制多芯片封装存储器的操作的方法，以使用通孔并控制读取或写入操作。 多芯片封装存储器（100）包括传输存储器芯片和第一和第二存储器芯片（ME 1，ME 2）的四个贯通电极（110,120,130,140）。 传输存储器芯片层压在印刷电路板上，并将授权信号传送到第一和第二存储器芯片。 传输存储器芯片将从第一存储器芯片或第二存储器芯片的读取数据传送到多芯片封装存储器的外部。

公开(公告)号：KR1020090014631A

公开(公告)日：2009-02-11

申请号：KR1020070078709

申请日：2007-08-06

Applicant: 삼성전자주식회사

Inventor： 강욱성 ,  이정배 ,  정회주

IPC: H01L23/12

CPC classification number: G11C5/025 ,  G11C5/02 ,  G11C5/063 ,  H01L25/0657 ,  H01L2224/05573 ,  H01L2224/13025 ,  H01L2224/1403 ,  H01L2224/14181 ,  H01L2224/16225 ,  H01L2224/16235 ,  H01L2224/17181 ,  H01L2225/06517 ,  H01L2225/0652 ,  H01L2225/06541 ,  H01L2924/00014 ,  H01L2924/15331 ,  H01L2224/05599

Abstract: A multi-stacked memory device is provided to improve data rate by arranging through via holes of interposer chips interposed between memory chips. A memory device comprises memory chips(111,112,113,114) including first bond pads and interposer chips(121,122,123,124) which are stacked between memory chips. Input/output data is transmitted to each memory chips through first bond pads(31,32,33,34). Each interposer chip comprises substrate through via holes selectively connected to second bond pads and second bond pads. The second bond pads contact on first bond pads of the memory chip mounted the interposer chip. The interposer chips are connected through the substrate through via hole.

Abstract translation: 提供了一种多堆叠存储器件，用于通过布置在存储器芯片之间的插入器芯片的通孔布置来提高数据速率。 存储器件包括存储器芯片（111,112,113,114），其包括堆叠在存储器芯片之间的第一接合焊盘和插入器芯片（121,122,123,124）。 通过第一接合焊盘（31,32,33,34）将输入/输出数据传送到每个存储器芯片。 每个插入器芯片包括选择性地连接到第二接合焊盘和第二接合焊盘的通孔的基板。 在存储芯片的第一接合焊盘上的第二接合焊盘接触安装插入器芯片。 插入器芯片通过通孔通过基板连接。

公开(公告)号：KR100871711B1

公开(公告)日：2008-12-08

申请号：KR1020070043024

申请日：2007-05-03

Applicant: 삼성전자주식회사

Inventor： 정회주 ,  이정배

IPC: G11C7/22 ,  G11C7/10

CPC classification number: H04L25/0264 ,  H04L25/0272

Abstract: 본 발명은 싱글-엔디드 시그널링과 차동 시그널링을 지원하는 다중 위상 송/수신 회로 및 차동 시그널링에서 싱글-엔디드 시그널링 전환을 위한 클럭킹 방법에 대하여 개시된다. 다중 위상 데이터 송신 회로는 적어도 2개 이상의 송신 클럭 신호들에 응답하여 송신 데이터들을 래치한다. 차동 시그널링 모드일 때 송신 클럭 신호들에 응답하여 송신 데이터와 송신 데이터의 반전 데이터를 한 쌍의 데이터 전송 라인들로 전송하고, 싱글-엔디드 시그널링 모드일 때 송신 클럭 신호들에 응답하여 송신 데이터들을 데이터 전송 라인들로 전송하되, 데이터 전송 라인들로의 데이터 전송이 동시에 일어나지 않는다.
데이터 송신 회로, 데이터 수신 회로, 차동 시그널링, 싱글-엔디드 시그널링, SSN

公开(公告)号：KR100850207B1

公开(公告)日：2008-08-04

申请号：KR1020060138776

申请日：2006-12-29

Applicant: 삼성전자주식회사

Inventor： 정회주 ,  김윤철

IPC: G11C7/22 ,  G11C29/00

CPC classification number: G06F11/1004

Abstract: 메모리 장치는 시스터메틱 코드 출력시 원본 데이터용 클럭 신호와 리던던트 패리티 비트용 클럭 신호를 이원화한다. 메모리 장치는, 제1 독출 펄스에 응답하여 메모리 코어 블락에서 독출되는 병렬 데이터들을 패치하는 데이터 패치부, 제1 독출 펄스로부터 독출 데이터들에 해당하는 CRC 코드를 발생하는 데 소요되는 시간만큼 지연된 제2 독출 펄스를 발생하는 레플리카 지연부, 제2 독출 펄스에 응답하여 독출 데이터들을 계산하여 CRC 코드를 발생하는 CRC 발생부, 그리고 제1 독출 펄스에 응답하여 병렬 데이터들을 직렬 데이터들로 변환하고 직렬 데이터들의 소정 비트들 마다 CRC 코드를 순서대로 배열하여 시스터메틱 코드를 출력하는 시리얼라이저를 포함한다.
메모리 장치, 시스터메틱 코드, 데이터 패치 펄스, 지연된 데이터 패치 펄스

公开(公告)号：KR1020080062697A

公开(公告)日：2008-07-03

申请号：KR1020060138776

申请日：2006-12-29

Applicant: 삼성전자주식회사

Inventor： 정회주 ,  김윤철

IPC: G11C7/22 ,  G11C29/00

CPC classification number: G06F11/1004 ,  G11C29/42 ,  G11C7/1069 ,  G11C7/22 ,  G11C29/52 ,  G11C2207/105

Abstract: A memory device employing dual clocking method for systematic code generation is provided to minimize read data latency by generating a clock signal for original data and a clock signal for redundant parity bit separately in outputting a systematic code. According to a memory device for generating a systematic code, a data patch part(54,64) patches parallel data read out from a memory core block in response to a first read pulse. A replica delay part generates a second read pulse delayed as much as the time required in generating a CRC(Cyclic Redundancy Check) code corresponding to the read data from the first read pulse. A CRC generation part(59,69) generates the CRC code by calculating the read data in response to the second read pulse. A serializer(58,68) converts the parallel data into serial data in response to the first read pulse, and outputs the systematic code by arranging the CRC code at bits of the serial data in sequence.

Abstract translation: 提供采用用于系统代码生成的双时钟方法的存储器件，用于在输出系统代码时分别生成用于原始数据的时钟信号和用于冗余奇偶校验位的时钟信号，以最小化读取数据等待时间。 根据用于产生系统代码的存储器件，数据补片部分（54,64）响应于第一读取脉冲对从存储器核心块读出的并行数据进行补丁。 复制延迟部分产生延迟与产生与来自第一读取脉冲的读取数据相对应的CRC（循环冗余校验）代码所需的时间延迟的第二读取脉冲。 CRC生成部分（59,69）通过响应于第二读取脉冲计算读取的数据来生成CRC码。 串行器（58,68）响应于第一读取脉冲将并行数据转换成串行数据，并且通过按顺序排列串行数据的位的CRC码来输出系统代码。

公开(公告)号：KR1020070109536A

公开(公告)日：2007-11-15

申请号：KR1020060042624

申请日：2006-05-11

Applicant: 삼성전자주식회사

Inventor： 정회주

IPC: G11C7/10

CPC classification number: G11C8/16 ,  G11C7/10 ,  G11C7/1051 ,  G11C7/1057 ,  G11C7/1078 ,  G11C7/1084 ,  G11C8/18 ,  G11C2207/107

Abstract: A semiconductor memory device having a data input/output port, and a memory module and a memory system using the same are provided to reduce power consumption of the memory system requiring repeat-transmission of data by connecting a number of memories in a daisy chain method. A packet decoder(208) decodes a packet command including device ID information and generates a first signal if the decoded device ID information is different from stored ID information and the packet command is a read command. A data input port(212) and a data output port(218) are enabled in response to the first signal. A register(206) stores the device ID information. The packet decoder generates a second signal if the decoded device ID information coincides with the ID information stored in the register and the packet command is a read command, and the data output port is enabled in response to the second signal.

Abstract translation: 提供具有数据输入/输出端口的半导体存储器件以及使用其的存储器模块和存储器系统，以通过以菊花链方式连接多个存储器来减少需要重复传输数据的存储器系统的功耗 。 分组解码器（208）解码包含设备ID信息的分组命令，并且如果解码的设备ID信息与存储的ID信息不同并且分组命令是读命令，则生成第一信号。 数据输入端口（212）和数据输出端口（218）响应于第一信号被使能。 寄存器（206）存储设备ID信息。 如果解码的设备ID信息与存储在寄存器中的ID信息一致，并且分组命令是读取命令，则分组解码器产生第二信号，并且数据输出端口响应于第二信号被使能。

公开(公告)号：KR100714486B1

公开(公告)日：2007-05-07

申请号：KR1020050111501

申请日：2005-11-21

Applicant: 삼성전자주식회사

Inventor： 장영찬 ,  정회주

IPC: H03K19/0175

Abstract: 출력 드라이버가 제공된다. 출력 드라이버는 제1 전압과 출력 노드 사이에 시리얼하게 연결된 풀업 소자와 제1 인덕티브 피킹 소자를 포함하는 풀업부, 및 제2 전압과 출력 노드 사이에 시리얼하게 연결된 풀다운 소자와 제2 인덕티브 피킹 소자를 포함하는 풀다운부를 포함하되, 풀업 및 풀다운 소자는 입력 데이터 신호를 입력받아 출력 노드의 전압 레벨을 조절하고, 제1 및 제2 인덕티브 피킹 소자는 입력 데이터 신호가 전이(transition)될 때 인덕티브 피킹 동작을 한다.
출력 드라이버, 인덕티브 피킹(inductive peaking), 심볼간의 간섭(ISI)

Abstract translation: 提供输出驱动程序。 输出驱动器的上拉元件和所述第一电感峰化装置下拉元件和耦合到串行上拉部分之间的第二电感峰化装置，和一个第二电压和包括在所述第一电压和所述输出节点之间的连接的串行输出节点 下拉和下拉元件接收输入数据信号以调整输出节点的电压电平，并且当输入数据信号转变时第一和第二电感拾取元件耦合到电感元件， 并执行采摘操作。

公开(公告)号：KR100585136B1

公开(公告)日：2006-05-30

申请号：KR1020040014586

申请日：2004-03-04

Applicant: 삼성전자주식회사

Inventor： 정회주 ,  이정배

IPC: G11C7/10

CPC classification number: G06F13/4243

Abstract: 반도체 메모리장치의 핀수 증가없이 그리고 초기화 기능을 수행하는 회로없이 고속으로 데이터 채널을 초기화할 수 있는 메모리 시스템 및 이의 데이터 채널 초기화 방법이 개시된다. 상기 메모리 시스템은, 복수개의 반도체 메모리장치들이 장착되는 메모리 모듈, 상기 반도체 메모리장치들을 제어하는 메모리 콘트롤러, 및 상기 반도체 메모리장치들과 상기 메모리 콘트롤러 사이에 연결되는 데이터 채널과 명령/어드레스 채널을 구비하고, 상기 반도체 메모리장치들의 독출 레이턴시들 및 상기 반도체 메모리장치들의 기입 레이턴시들이 상기 메모리 콘트롤러에 의해 조절되는 것을 특징으로 한다. 상기 반도체 메모리장치들은 각각 해당 독출 레이턴시에 따라 소정의 출력 지연시간을 갖고 데이터를 출력한다. 상기 반도체 메모리장치들은 각각 해당 기입 레이턴시에 따라 소정의 입력 지연시간을 갖고 데이터를 입력한다.

公开(公告)号：KR100558485B1

公开(公告)日：2006-03-07

申请号：KR1020030047402

申请日：2003-07-11

Applicant: 삼성전자주식회사

Inventor： 이정배 ,  소병세 ,  정회주

IPC: G11C7/10

CPC classification number: G11C29/14 ,  G11C11/401 ,  G11C29/1201 ,  G11C29/48 ,  G11C2029/2602

Abstract: 본 발명은 메모리 모듈 및 이 모듈의 테스트 방법을 공개한다. 이 모듈은 각각 m비트의 단일 병렬 데이터를 라이트 및 리드하는 복수개의 반도체 메모리 장치들, 및 정상 동작시에 외부로부터 인가되는 n비트의 차동 직렬 데이터를 복수개의 m비트씩의 단일 병렬 데이터로 변환하여 복수개의 반도체 메모리 장치들 각각으로 출력하고, 복수개의 반도체 메모리 장치들 각각으로부터 출력되는 복수개의 m비트씩의 단일 병렬 데이터를 n비트의 차동 직렬 데이터로 변환하여 외부로 출력하고, 테스트 동작시에 외부로부터 인가되는 2n비트의 단일 병렬 데이터를 버퍼하여 복수개의 반도체 메모리 장치들로 출력하고, 복수개의 반도체 메모리 장치들로부터 출력되는 복수개의 m비트의 단일 병렬 데이터를 버퍼하여 상기 외부로 출력하는 버퍼로 구성되어 있다. 따라서, 기존의 테스터를 이용한 테스트가 가능하며, 메모리 모듈의 반도체 메모리 장치들의 테스트를 위한 테스트 패턴 데이터를 별도로 구성할 필요가 없다.