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公开(公告)号：KR102238706B1
公开(公告)日：2021-04-09
申请号：KR1020140168404A
申请日：2014-11-28
Applicant: 삼성전자주식회사
Abstract: 반도체 메모리 장치는 메모리 셀 어레이 및 테스트 회로를 포함한다. 상기 테스트 회로는 테스트 모드에서 상기 메모리 셀 어레이로부터 데이터 열을 독출하고, 상기 데이터 열을 제1 단위씩 비교하면서 상기 제1 단위들의 대응하는 비트들을 제2 단위씩 비교하여 상기 데이터 열의 패스/페일 정보와 추가적인 정보를 포함하는 페일 정보 신호를 출력한다.
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公开(公告)号：KR102210327B1
公开(公告)日：2021-02-01
申请号：KR1020140109040
申请日：2014-08-21
Applicant: 삼성전자주식회사
IPC: G11C29/42
Abstract: 본발명은에러알림기능이있는메모리장치에대하여개시된다. 메모리장치는메모리셀 어레이의메모리셀들에대하여 ECC 동작을수행하여에러비트를검출및 정정하는 ECC 엔진과, ECC 동작에따라에러신호를출력하는에러알림부를포함한다. ECC 엔진은 ECC 동작으로에러정정된에러비트에상응하는에러어드레스를출력하고, 에러비트를검출하고정정할때마다 ECC 플래그신호를출력한다. 에러알림부는에러어드레스와기존의불량셀 정보를비교하고, 비교결과일치하지않는경우에러신호를출력한다. 에러알림부는카운트되는 ECC 플래그신호로부터생성되는 ECC 동작회수가 ECC 동작최대치를초과하는경우에러신호를출력하고, 에러모니터링시간동안의 ECC 동작회수를출력한다.
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公开(公告)号：KR101814476B1
公开(公告)日：2018-01-05
申请号：KR1020110070464
申请日：2011-07-15
Applicant: 삼성전자주식회사
Abstract: ECC 방식의에러정정회로를채택한비휘발성메모리장치및 그구동방법이제공된다. 상기비휘발성메모리장치는메시지데이터를제공받아반전하는제1 반전부, 상기반전된메시지데이터를인코딩하여, 비트에러정정가능한패러티비트를생성하는인코더, 상기패러티비트를제공받아반전하는제2 반전부, 및상기메시지데이터와상기반전된패러티비트를메모리코어에라이트하는라이트회로를포함한다.
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公开(公告)号：KR1020170121798A
公开(公告)日：2017-11-03
申请号：KR1020160050503
申请日：2016-04-26
Applicant: 삼성전자주식회사
CPC classification number: G06F3/061 , G06F3/0619 , G06F3/064 , G06F3/0659 , G06F3/0673 , G06F11/1048 , G11C11/161 , G11C11/1673 , G11C11/1675 , G11C29/52 , G11C29/70 , G11C2029/0411 , H03M13/13 , H03M13/1575 , H03M13/6502
Abstract: 반도체메모리장치는메모리셀 어레이, 제어로직회로및 에러정정회로를포함한다. 상기에러정정회로는상기제어로직회로의제어에따라메인데이터가저장될타겟페이지로부터제1 유닛의데이터를독출하여 ECC 디코딩을수행하여신드롬데이터를생성함과동시에, 적어도메인데이터에기초하여제1 패리티데이터를생성하고, 에러가발생한위치에따라상기제1 패리티데이터를선택적으로수정함으로써독출-수정-기입동작의수행시간을감소시키면서코드워드에오류가발생하는것을방지할수 있다.
Abstract translation: 该半导体存储装置包括存储单元阵列，控制逻辑电路和纠错电路。 纠错电路根据控制逻辑电路的控制从主数据要被存储的目标页面读取第一单元的数据以执行ECC解码以生成校验子数据， 生成奇偶校验数据并且根据错误发生的位置选择性地修改第一奇偶校验数据，从而减少读取 - 修改 - 写入操作的执行时间并防止码字中的错误。
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Patent Agency Ranking
公开(公告)号：KR101772020B1
公开(公告)日：2017-08-29
申请号：KR1020110051095
申请日：2011-05-30
Applicant: 삼성전자주식회사
CPC classification number: G06F11/1048
Abstract: 불휘발성메모리장치의동작방법의동작방법이개시된다. 상기방법은메모리영역에저장된이전코드워드를프로그램명령에따라현재코드워드로업데이트하는도중에인터럽트신호가발생하면, 상기현재코드워드의일부와상기이전코드워드의일부를이용하여패리티비트들을생성하는단계와, 상기이전코드워드의패리티비트들을생성된패리티비트들로업데이트하는단계를포함한다. 상기패리티비트를생성하는단계와상기업데이트하는단계는커패시터에저장된전하들을이용하여수행된다.
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公开(公告)号：KR1020170056825A
公开(公告)日：2017-05-24
申请号：KR1020150160111
申请日：2015-11-16
Applicant: 삼성전자주식회사
CPC classification number: G06F3/0652 , G06F3/0608 , G06F3/0679 , G06F11/1068 , G11C11/16 , G11C11/406 , G11C11/40611 , G11C11/4076 , G11C11/4087 , G11C11/4096 , G11C29/52 , G11C29/70
Abstract: 반도체메모리장치는메모리셀 어레이, 제어회로, 에러정정회로및 스크러빙컨트롤러를포함한다. 상기메모리셀 어레이는복수의페이지들을각각구비하는복수의뱅크어레이들을포함한다. 상기제어회로는외부의메모리컨트롤러로부터의커맨드를디코딩하여제어신호들을생성한다. 상기스크러빙컨트롤러는상기메모리셀 어레이의제1 메모리영역에대한액세스횟수를카운트하고, 상기카운트된액세스횟수가임계값에도달하면, 상기제1 메모리영역에인접한적어도하나의이웃메모리영역에대하여스크러빙동작이수행되도록상기적어도하나의이웃메모리영역의빅팀어드레스와내부타이밍제어신호를생성한다. 상기제어회로는상기스크러빙동작이수행되도록상기에러정정회로와상기스크러빙컨트롤러를제어한다.
Abstract translation: 半导体存储器件包括存储器单元阵列，控制电路，错误校正电路和擦洗控制器。 存储器单元阵列包括多个存储体阵列，每个存储体阵列具有多个页面。 控制电路解码来自外部存储器控制器的命令以生成控制信号。 洗涤控制器首先计数的访问次数至存储区域，并且当访问的计数数目达到阈值时，第一接近的存储器区域的至少一个相邻擦拭上的存储单元阵列的存储区域的操作， 生成至少一个相邻存储区的内部时序控制信号和内部时序控制信号。 控制电路控制纠错电路和擦洗控制器，以执行擦洗操作。
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公开(公告)号：KR1020170053373A
公开(公告)日：2017-05-16
申请号：KR1020150155797
申请日：2015-11-06
Applicant: 삼성전자주식회사
IPC: G11C11/406 , G11C11/409 , G06F13/16
CPC classification number: G11C11/4096 , G06F3/0619 , G06F3/0659 , G06F3/0673 , G11C7/1063 , G11C11/40611 , G11C11/40622 , G11C29/025 , G11C29/028 , G11C29/04 , G11C29/50016 , G11C29/52 , G11C2029/0403 , G11C2029/0409 , G11C2029/1202 , G11C2029/5002 , G11C2211/4068
Abstract: 요청기반의리프레쉬를수행하는메모리장치, 메모리시스템및 메모리장치의동작방법이개시된다. 본발명의기술적사상에따른메모리장치의동작방법은, 하나이상의로우들에대한액티브횟수를카운팅하여위크로우를판단하는단계와, 상기판단결과에따라상기위크로우에대한리프레쉬를요청하는단계및 상기요청에따른리프레쉬커맨드를수신함에따라상기위크로우에대한타겟리프레쉬를수행하는단계를구비하는것을특징으로한다.
Abstract translation: 公开了一种存储器装置，存储器系统和操作执行基于请求的刷新的存储器装置的方法。 根据本发明的一个方面，提供了一种用于操作存储器设备的方法，所述方法包括：对一行或多行的活动计数进行计数以确定烛芯;根据所述确定来请求刷新所述烛芯群; 响应于根据请求接收到刷新命令，在上冠上执行目标刷新。
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公开(公告)号：KR1020170045806A
公开(公告)日：2017-04-28
申请号：KR1020150145731
申请日：2015-10-20
Applicant: 삼성전자주식회사
CPC classification number: G06F3/0679 , G06F3/0619 , G06F3/064 , G06F11/106 , G11C11/1673 , G11C11/1675 , G11C29/52
Abstract: 메모리셀 어레이와에러정정회로를구비하는반도체메모리장치의동작방법에서는외부의메모리컨트롤러로부터수신된제1 커맨드에응답하여상기메모리셀 어레이의하나의페이지의적어도하나의서브페이지를선택하고, 상기서브페이지로부터적어도두 개의서브유닛들및 패리티데이터를구비하는제1 유닛의데이터를독출하고, 상기독출된제1 유닛의데이터에대하여에러를존재하는지여부를판단하고, 상기독출된제1 유닛의데이터에에러가존재하는경우, 상기제1 유닛의데이터중 패리티데이터를이용하여상기에러를포함하는서브유닛의데이터를정정하고, 상기정정된서브유닛을상기서브페이지에재기입한다.
Abstract translation: 从外部存储器控制器选择所述存储单元阵列中的一个页面的子页中的至少一个接收到的操作具有存储单元阵列和一个误差校正电路中，响应于第一命令的半导体存储装置的方法，所述子 从页面读取具有至少两个子单元的第一单元的数据和奇偶校验数据，确定在读出的第一单元的数据中是否存在错误， 通过使用第一单元的数据中的奇偶校验数据校正包括错误的子单元的数据，并且当第一单元的数据中存在错误时，将校正后的子单元重写到子页面。
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公开(公告)号：KR1020170035103A
公开(公告)日：2017-03-30
申请号：KR1020150133757
申请日：2015-09-22
Applicant: 삼성전자주식회사
CPC classification number: G06F11/1068 , G06F3/0619 , G06F3/0634 , G06F3/064 , G06F3/0679 , G06F11/1048 , G11C11/1677 , G11C29/52 , G11C2029/0411
Abstract: 반도체메모리장치는메모리셀 어레이, 제어로직회로, 에러정정회로및 제1 경로선택회로를포함한다. 상기메모리셀 어레이는복수의뱅크어레이들을구비한다. 상기제어로직회로는상기메모리셀 어레이에대한액세스를제어하고커맨드에기초하여덴시티모드신호를생성한다. 상기제1 경로선택회로는상기덴시티모드신호에응답하여기입데이터를선택적으로상기에러정정회로에제공한다. 상기뱅크어레이들각각은적어도제1 서브어레이및 제2 서브어레이를포함한다.
Abstract translation: 半导体存储器件包括存储单元阵列，控制逻辑电路，纠错电路和第一路径选择电路。 存储器单元阵列包括多个存储体阵列。 控制逻辑电路控制对存储单元阵列的访问并基于该命令产生一个随从模式信号。 第一路径选择电路响应密集模式信号选择性地向纠错电路提供写入数据。 每个阵列阵列至少包括第一子阵列和第二子阵列。
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