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公开(公告)号：KR1019940010204B1
公开(公告)日：1994-10-22
申请号：KR1019910026082
申请日：1991-12-30
IPC: H04J3/06
Abstract: The high-speed multiplexer makes and transfers AUG signal by accepting synchronous transmitting signal, 3 C3 signals or 28 TUG signals, as input. The multiplexer consists of a TUG2 circuit/board (1) for outputting pure TUG2 or C3 signal by accepting the various signals, VC3 signal generators (2,3,4) for making the format of AU3 signal, a AU3 pointer processor (5) for inserting pointer value in the corresponding position, a AUG signal generator (6) for making AUG signal by converting 8 bit parallel signal to serial.
Abstract translation: 高速多路复用器通过接收同步发送信号，3 C3信号或28 TUG信号作为输入，产生和传送AUG信号。 多路复用器由用于通过接收各种信号，用于产生AU3信号格式的VC3信号发生器（2,3,4），AU3指针处理器（5），用于输出纯TUG2或C3信号的TUG2电路/板（1） 用于在相应位置插入指针值，AUG信号发生器（6）用于通过将8位并行信号转换为串行来产生AUG信号。
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公开(公告)号：KR1019940009332B1
公开(公告)日：1994-10-06
申请号：KR1019910026077
申请日：1991-12-30
IPC: H04J3/00
Abstract: The multiplier extracts the DS1-CEPT dependant signal. The received synchronous/asynchronous DS1-CEPT (2.048 Mbps) signal is copied into the synchronous type container to be processed by the TU (tributary unit) pointer to multiply to the TUG21 signal (6.912 Mbps). The reverse function to the TUG21 signal is performed so that the DS1-CEPT signal transmitted from the counter station is extracted.
Abstract translation: 乘法器提取DS1-CEPT相关信号。 接收到的同步/异步DS1-CEPT（2.048Mbps）信号被复制到同步型容器中，以由TU（支路单元）指针来处理，以与TUG21信号（6.912Mbps）相乘。 执行与TUG21信号的反向功能，从而提取从台站发送的DS1-CEPT信号。
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公开(公告)号：KR1019940003180A
公开(公告)日：1994-02-21
申请号：KR1019920011798
申请日：1992-07-02
IPC: H03K5/00
Abstract: 본 발명은 입력되는 기준타이밍을 이용해서 동기식 다중장치에서 필욜 하는 동기 클럭을 발생시키는 시스템클럭 발생회로에 관한 것으로, 외부의 중앙제어수단(CPU)과 인터페이스되고 다수의 입력 동기 기준원에 그 입력단이 각각 연결된 기준타이밍 선택 및 감시부(11); 기준타이밍 선택 및 감시부(11)에 연결되어 있고 특정 기준클럭을 상기 기준타이밍 선택 및 감시부(11)에 제공하는 내부 클럭발생부(12); 상기 기준타이밍 선택 및 감시부(11)에 입력단이 연결되어 있으며 그로부터 출력되는 기준타이밍을 입력하고 동기된 특정 클럭을 발생시켜 출력하는 디지틀처리 위상 동기루프부(13); 상기 디지틀처리 위상 동기루프부(13)의 출력단에 연결되어 입력되는 상기 특정클럭을 의도하는 바대로 분주하여 출력하는 분주부(14); 및 상기 분주부(14)에 연결되어 있고 상기 분주부(14)으로부터 출력되는 동기된 다수의 클럭들을 이용하여 필요한 시스템클럭들을 발생시키는 위상동기루프(PLL) 회로부(15)를 구비하도로고 구성하여 입력 기준타이밍에 동기된 클럭을 발생시켜 동기식 다중장치의 저속 및 고속 다중부에 공급한다.
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公开(公告)号：KR1019930015418A
公开(公告)日：1993-07-24
申请号：KR1019910026077
申请日：1991-12-30
IPC: H04J3/00
Abstract: 본 발명은 목적은 동기/비동기 DS1급 신호를 동기식 다중화 시키는데 필수적으로 요구되는 저속 신호의 사상 및 다중 관련 개발 회로로써 동기/비동기 DS1-CEPT(2.048Mbps) 신호를 수용하여 동기식 컨테이너에 사상한 후 TU 포인터 처리를 하여 TUG21 신호(6.912Mbps)로 다중화하고 또한 TUG21 신호로부터 이의 역기능을 수행하여 상대국측에서 전송된 DS1-CEPT신호를 추출해 내는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은 DS1-CEPT 종속신호를 송.수신하는 LIU(Line Interface Unit)부, 상기 LIU부와 연결되어 4개의 DS1-CEPT 종속신호를 사상/역사상, 다중/역다중을 하는 VC12 ASIC부, 상기 VC12 ASIC부에 연결되어 포인터 처리 및 TUG21 신호를 송.수신하는 TUPP ASIC부, 상기 VC12 ASIC부와 TUPP ASIC부에 연결되어 필요한 클럭을 제공하는 클럭 발생부, 상기 LIU부, VC12 ASIC부, TUPP ASIC부에 연결되어 경보 및 성능 관련 자료를 수집 처리하는 보드 프로세서부, 상기 보드 프로세서부에 연결되어 외부 수신 클럭 장애를 감시하는 클럭 감시부, 상기 LIU부, VC12 ASIC부, TUPP ASIC부에 연결되어 장애 검사를 하여 보드 프로세서부에 보고하는 LOS, LOP, AIS 검출부.
상기 보드 프로세서부에 연되어 루우프 백 기능을 하여 LIU부에 보고하는 루우프 백 기능부로 구성되는 것을 특징으로 한다.-
Patent Agency Ranking
公开(公告)号：KR1019920002270B1
公开(公告)日：1992-03-20
申请号：KR1019890008109
申请日：1989-06-13
Abstract: The circuit includes a serial/parallel converting means (1) for controlling the incoming 400 Kbps serial data by means of a B channel clock (BCR) to output them in the form of a parallel data. A latching means (2) receives 8-bit parallel data from the serial/parallel converting means (1), and performs latching and reading on them in accordance with latch control signals and read control signals. A parallel/serial and speed converting means (3) converts the 8-bit parallel data of the latching means (2) to a serial data of 2048 Kbps in accordance with received signal load signals and 2048 Kbps bit clocks. An outputting means (4) outputs the data through 4 lines in the form of 2048 Kbps signals.
Abstract translation: 该电路包括串行/并行转换装置（1），用于通过B信道时钟（BCR）控制输入的400Kbps串行数据，以并行数据的形式输出。 锁存装置（2）从串行/并行转换装置（1）接收8位并行数据，并根据锁存控制信号和读取控制信号执行锁存和读取。 并行/串行和速度转换装置（3）根据接收信号负载信号和2048Kbps位时钟将锁存装置（2）的8位并行数据转换为2048Kbps的串行数据。 输出装置（4）以2048Kbps信号的形式输出4行数据。
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公开(公告)号：KR101310899B1
公开(公告)日：2013-09-25
申请号：KR1020090100915
申请日：2009-10-22
Applicant: 한국전자통신연구원
Abstract: 광 전달 망에서 송신장치는 전송 채널의 배수로 설정된 가상 레인 별로 순방향 오류 정정 부호화를 수행함으로써, 각 가상 레인 별로 독립적인 패리티 바이트를 포함하는 가상 프레임을 생성한다. 그리고, 생성된 가상 프레임을 하나 이상의 전송 채널을 통해 송신한다. 또한, 수신장치는 프레임 할당 시퀀스를 이용하여 전송 채널을 통해 수신되는 신호로부터 가상 레인 별 가상 프레임을 검출하고, 가상 레인 별로 검출된 가상 프레임에 포함된 패리티 바이트를 이용한 순방향 오류 정정 복호화를 수행한다.
광 전달 망, FEC, 레인, 패리티, ODU-
公开(公告)号：KR101208079B1
公开(公告)日：2012-12-05
申请号：KR1020080131651
申请日：2008-12-22
Applicant: 한국전자통신연구원
IPC: H04B1/10
CPC classification number: H04L25/03057 , H04L25/0204 , H04L2025/03414 , H04L2025/0349
Abstract: 본발명은왜곡된수신신호를보상하기위한등화장치및 방법에관한것으로, 수신되는다채널신호의심볼간 간섭(ISI:Inter-Symbol Interference)을제거하기위한필터링부; 및수신되는신호의영점오프셋을파악하고, 파악된영점오프셋결과를반영하여상기필터링부의동작계수를결정하는영점오프셋제어부;를포함하는것을특징으로하는왜곡된수신신호를보상하기위한등화장치에의해손실및 잡음을둔화시키는응답필터를사용할수 있고, 그구조를간단하게할 수있으며, 데이터송수신초기에실시간으로채널의특성을추정하여수신채널간섭특성에최적화된등화기를설계할수 있다.
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公开(公告)号：KR101152954B1
公开(公告)日：2012-06-08
申请号：KR1020080126736
申请日：2008-12-12
Applicant: 한국전자통신연구원
IPC: H04L12/28 , H04L12/891 , G06F1/32
CPC classification number: H04L47/10 , H04L12/12 , H04L47/13 , H04L47/266 , H04L47/29 , H04L49/351 , H04L49/40 , Y02D50/10 , Y02D50/40 , Y02D50/42
Abstract: 본발명은이더넷스위치에서의전력소모를절감하기위한전력소모절감방법에관한것으로, 다수의연결포트들각각으로입력되는패킷데이터의상태를체크하는단계; 상기체크결과에기초하여상기다수의연결포트들중 패킷전송률이소정기준보다낮은연결포트를파악하는단계; 및상기패킷전송률이낮은연결포트에대한데이터전송제어프레임을생성하여, 해당연결포트에연결된이더넷장치로전송하는단계;를포함하여, 이더넷스위칭장치와전송률이낮은이더넷장치간에전송선로를저전력상태로유지하도록함으로써두 이더넷장치에서의에너지소비량을감소시킬수 있다는효과가있다.
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公开(公告)号：KR101102089B1
公开(公告)日：2012-01-04
申请号：KR1020090008728
申请日：2009-02-04
Abstract: 물리 계층에서의 타임스탬핑 장치 및 그 방법이 개시된다. 본 발명의 일 실시예에 따른 타임스탬핑 장치는 물리 계층을 통해 시간 동기화 패킷을 식별하게 하는 마커를 삽입하거나 수신한 패킷의 마커를 제거하고 타임스탬프를 생성한다. 이에 의해 정확하고 정밀한 타임스탬핑이 가능하다.
시간 동기화, 타임스탬프, IEEE 1588, 물리 계층
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