公开(公告)号：KR100523064B1

公开(公告)日：2005-10-24

申请号：KR1020030092071

申请日：2003-12-16

Applicant: 한국전자통신연구원

Inventor： 김현철 ,  김규헌 ,  김진웅

IPC: H04N21/2343

Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 디지털 방송에서 유무선 통신망 또는 인터넷을 통한 객체기반 대화형 콘텐츠 전송 장치 및 그 방법에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은, 기존의 지상파 또는 위성 방송시스템과는 별도로 유무선 통신망 또는 인터넷 등 개별 접속이 가능한 망과 연결된 대화형 콘텐츠 전송서버를 이용하여, 객체기반의 대화형 콘텐츠를 방송 단말로 전송하기 위한 객체기반 대화형 콘텐츠 전송 장치 및 그 방법과 상기 방법을 실현시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체를 제공하고자 함.
3. 발명의 해결방법의 요지
본 발명은, 디지털 방송에서 유무선 통신망 또는 인터넷을 통한 객체기반 대화형 콘텐츠 전송 장치에 있어서, 콘텐츠 대화형 서버 운용자의 명령을 입력받아 대화형 콘텐츠 제어수단으로 전달하기 위한 사용자 인터페이스수단; 상기 장치의 각 구성요소를 제어하며, 객체기반 대화형 콘텐츠를 대화형 콘텐츠 관리수단으로부터 입력받아 객체별로 분리하기 위한 상기 대화형 콘텐츠 제어수단; 객체기반 대화형 콘텐츠를 저장 관리하기 위한 상기 대화형 콘텐츠 관리수단; 유무선 통신망 또는 인터넷을 통해 방송 단말로부터 전송된 시청자의 요구 메시지를 처리하고, 전송해야할 객체기반 대화형 콘텐츠를 전송할 수 있도록 처리하기 위한 대화형 콘텐츠 처리수단; 및 상기 방송 단말의 접속 요청 및 시청자의 요구 메시지를 수신하고, 객체기반 대화형 콘텐츠를 유무선 통신망 또는 인터넷을 통해 전송하기 위한 네트워크 인터페이스수단을 포함함.
4. 발명의 중요한 용도
본 발명은 객체기반 대화형 콘텐츠 서비스 시스템 등에 이용됨.

公开(公告)号：KR100499053B1

公开(公告)日：2005-07-04

申请号：KR1020020080194

申请日：2002-12-16

Applicant: 한국전자통신연구원

Inventor： 김현철 ,  김규헌 ,  김진웅

IPC: H04N21/60 ,  H04N21/2343

Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 저지연 대화를 위한 대화형 컨텐츠의 송수신 시스템 및 그 방법에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은, 대화형 컨텐츠 송신장치에서, 수신장치의 사용 가능한 버퍼 크기와 MPEG-4 기반 대화형 컨텐츠를 구성하는 객체의 크기 및 객체/장면 정보를 이용하여 대화형 컨텐츠 수신장치의 버퍼에 저장할 객체를 판단하여 미리 전송하고, 대화형 컨텐츠 수신장치에서, 버퍼에 저장할 객체를 저장하고, 필요시 상기 저장 객체를 이용함으로써 사용자와의 대화 시 발생할 수 있는 지연을 최소화할 수 있는 저지연 대화를 위한 대화형 컨텐츠의 송수신 시스템 및 그 방법과 상기 방법을 실현시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체를 제공하고자 함.
3. 발명의 해결방법의 요지
본 발명은, 저지연 대화를 위한 대화형 컨텐츠의 송신 시스템에 있어서, 외부로부터 입력되는 대화형 컨텐츠를 입력받기 위한 대화형 컨텐츠 입력수단; 상기 대화형 컨텐츠 입력수단으로부터 입력받은 해당 대화형 컨텐츠를 객체/장면 정보와 각 객체별로 분리하고 분석하기 위한 대화형 컨텐츠 처리수단; 상기 대화형 컨텐츠 처리수단을 통해 대화형 컨텐츠를 구성하는 객체들 중 대화형 컨텐츠 수신장치의 버퍼에 미리 저장할 객체들을 결정하기 위한 수신장치 저장 객체 판단수단; 및 대화형 컨텐츠를 구성하고 있는 객체/장면 정보와 각 객체를 상기 대화형 컨텐츠 수신장치로 전송하고, 사용자 또는 시간 정보에 의하여 객체를 요구하는 메시지를 상기 대화형 컨텐츠 수신장치로부터 수신하기 위한 송수신수단을 포함함.
4. 발명의 중요한 용도
본 발명은 대화형 컨텐츠의 송수신 시스템 등에 이용됨.

公开(公告)号：KR100458878B1

公开(公告)日：2004-12-03

申请号：KR1020020024387

申请日：2002-05-03

Applicant: 한국전자통신연구원 ,  학교법인 경희학원

Inventor： 김현철 ,  김규헌 ,  김진웅 ,  서덕영

IPC: H04L1/00 ,  H03M13/03 ,  H04L12/70

CPC classification number: H04L1/0083 ,  H03M13/1515 ,  H03M13/2707 ,  H03M13/353 ,  H03M13/6356 ,  H03M13/6508 ,  H04L1/0041 ,  H04L1/0057

Abstract: A method for transmitting variable length packets based on FEC coding. Data packets are successively and contiguously stored in a two-dimensional storage device. FEC coding is performed to generate parity packets. The parity packets are stored in the two-dimensional storage device. The data packets, offsets representing positions of the data packets in the two-dimensional storage device, types of packets, and the parity packets are then transmitted.

Abstract translation: 一种基于FEC编码传输可变长度分组的方法。 数据分组被连续并连续地存储在二维存储设备中。 执行FEC编码以生成奇偶校验分组。 奇偶校验分组被存储在二维存储设备中。 然后发送数据分组，代表二维存储设备中数据分组的位置的偏移量，分组类型和奇偶校验分组。

公开(公告)号：KR100438893B1

公开(公告)日：2004-07-02

申请号：KR1020010085838

申请日：2001-12-27

Applicant: 한국전자통신연구원

Inventor： 김현철 ,  이규호

IPC: G11C11/4093

Abstract: PURPOSE: A high speed SDRAM control device by using a bank recognition and a method for the same are provided to remove the open and close processes of the undesired banks by identifying the bank accessed to the read or the write operation, thereby reducing the number of cycles per operation and minimizing the delay. CONSTITUTION: A high speed SDRAM control device by using a bank recognition includes an SDRAM(100), a processor(200) and a control device(300). The SDRAM(100) includes a command interpretation block(110) and an address register(120). The control device(300) includes a processor interface block(310), an SDRAM interface block(320) provided with a command signal generation block(322), a bank signal generation block(324) and an address signal generation block(326), an address interpretation block(330) and a command memory(340). In the high speed SDRAM control device, the address interpretation block(330) compares the bank address of the SDRAM requested to the read or write command from the processor(200) with the bank address of the SDRAM during the performing the read or write command and performs the precharge command and the bank activation command by the SDRAM interface block(320).

Abstract translation: 目的：提供一种通过使用银行识别的高速SDRAM控制设备及其方法，以通过识别访问读取或写入操作的存储体来去除不需要的存储体的打开和关闭过程，从而减少 每次操作循环并使延迟最小化。 组成：通过使用组识别的高速SDRAM控制设备包括SDRAM（100），处理器（200）和控制设备（300）。 SDRAM（100）包括命令解释块（110）和地址寄存器（120）。 控制装置（300）包括处理器接口块（310），配备有命令信号生成块（322），存储体信号生成块（324）和地址信号生成块（326）的SDRAM接口块（320） ，地址解释块（330）和命令存储器（340）。 在高速SDRAM控制设备中，地址解释块（330）在执行读取或写入命令期间将请求的SDRAM的存储体地址与来自处理器（200）的读取或写入命令的存储体地址与SDRAM的存储体地址进行比较 并通过SDRAM接口块（320）执行预充电命令和存储体激活命令。

公开(公告)号：KR100428714B1

公开(公告)日：2004-04-30

申请号：KR1020010050192

申请日：2001-08-21

Applicant: 한국전자통신연구원

Inventor： 전종암 ,  김현철 ,  이규호 ,  이형호

IPC: H04L29/06 ,  H04L12/951

Abstract: PURPOSE: A packet transferring device and a method using dual port ram are provided to speedup transferring of IP packets by using separate local bus and dual port ram. CONSTITUTION: The packet transferring device comprises a cell transferring element for transferring ATM(Asynchronous Transfer mode) cell; a cell processing elements which reconstruct the ATM cell received from the cell transferring element to send to a packet transferring element and then dividing the received IP packet from the packet transferring element to ATM cell to transmit to the cell transferring element; a packet transferring element which saves the IP packet transmitted from the cell processing element on a dual port ram packet memory and then transmitting the packet to the packet processing element via a IP packet receiving mode cue of a local memory; a packet processing element for processing the transmitted IP packet from the dual port ram packet memory according to a processing function of IP upper layer protocol. Wherein, the IP packet transferring element saves the IP packet processed form the packet processing element on the dual port ram packet memory and then transmits to the cell processing element via an IP packet transmitting buffer cue of the local memory.

Abstract translation: 目的：提供一种使用双端口RAM的分组传送设备和方法，以通过使用分离的本地总线和双端口RAM来加速IP分组的传送。 组成：分组传送设备包括一个用于传送ATM（异步传送模式）信元的信元传送单元; 一个信元处理单元，它重构从信元传送单元接收的ATM单元以发送到分组传送单元，然后将接收到的IP信息包从分组传送单元分成ATM单元传送给信元传送单元; 包传输单元，其将从单元处理单元传输的IP包保存在双端口ram包存储器上，然后经由本地存储器的IP包接收模式队列将包发送到包处理单元; 分组处理单元，用于根据IP上层协议的处理功能处理来自双端口ram分组存储器的发送的IP分组。 其中，IP数据包传输单元将从分组处理单元处理的IP数据包保存在双端口ram数据包存储器上，然后通过本地存储器的IP数据包传输缓冲器队列传输给单元处理单元。

公开(公告)号：KR1020030055760A

公开(公告)日：2003-07-04

申请号：KR1020010085838

申请日：2001-12-27

Applicant: 한국전자통신연구원

Inventor： 김현철 ,  이규호

IPC: G11C11/4093

CPC classification number: G11C11/4093 ,  G11C8/12 ,  G11C11/408

Abstract: PURPOSE: A high speed SDRAM control device by using a bank recognition and a method for the same are provided to remove the open and close processes of the undesired banks by identifying the bank accessed to the read or the write operation, thereby reducing the number of cycles per operation and minimizing the delay. CONSTITUTION: A high speed SDRAM control device by using a bank recognition includes an SDRAM(100), a processor(200) and a control device(300). The SDRAM(100) includes a command interpretation block(110) and an address register(120). The control device(300) includes a processor interface block(310), an SDRAM interface block(320) provided with a command signal generation block(322), a bank signal generation block(324) and an address signal generation block(326), an address interpretation block(330) and a command memory(340). In the high speed SDRAM control device, the address interpretation block(330) compares the bank address of the SDRAM requested to the read or write command from the processor(200) with the bank address of the SDRAM during the performing the read or write command and performs the precharge command and the bank activation command by the SDRAM interface block(320).

Abstract translation: 目的：提供通过使用存储体识别的高速SDRAM控制装置及其方法，以通过识别访问读取或写入操作的存储体来去除不想要的存储体的打开和关闭处理，从而减少 每个操作的循环和最小化延迟。 构成：通过使用存储体识别的高速SDRAM控制装置包括SDRAM（100），处理器（200）和控制装置（300）。 SDRAM（100）包括命令解释块（110）和地址寄存器（120）。 控制装置（300）包括处理器接口块（310），设置有命令信号生成块（322）的SDRAM接口块（320），组信号生成块（324）和地址信号生成块（326） ，地址解释块（330）和命令存储器（340）。 在高速SDRAM控制装置中，地址解释块（330）在执行读或写命令期间将来自处理器（200）的所请求的SDRAM的存储体地址与SDRAM的存储体地址进行比较 并且通过SDRAM接口块（320）执行预充电命令和存储体激活命令。

公开(公告)号：KR1020020048640A

公开(公告)日：2002-06-24

申请号：KR1020000077852

申请日：2000-12-18

Applicant: 한국전자통신연구원

Inventor： 김현철 ,  전종암 ,  이규호 ,  이형호

IPC: H04L12/28

CPC classification number: H04L45/54 ,  H04L12/4608 ,  H04L45/00 ,  H04L45/302 ,  H04L45/52

Abstract: PURPOSE: An apparatus for processing an IP packet forwarding distribution applying service quality and the method thereof are provided to distribute and process the IP forwarding information base extracted by processing a routing protocol on the basis of QoS(Quality of Service) to all input ports of a router. CONSTITUTION: A QoS application ATM based router performs a routing protocol at realtime through a separate network processor(201) for updating rapidly the routing information and maintaining the synchronization of the routing information between routers as the maximum. The network processor(201) sets RIB(Routing Information Base) showing a Next-Hop information of the received IP packet through the routing protocol performing and thereafter transmits the set RIB to a frame ATM connection(203) and Ethernet connection(202,204) cards as each line adaptation card through duplexed IPC(Inter Processor Communication) route(206).

Abstract translation: 目的：提供一种处理应用服务质量的IP包转发分发的装置及其方法，用于分发和处理基于QoS（服务质量）处理路由协议所提取的IP转发信息库到所有输入端口 路由器 构成：基于ATM应用的路由器路由器通过单独的网络处理器（201）实时地执行路由协议，用于快速更新路由信息，并最大限度地保持路由器之间路由信息的同步。 网络处理器（201）通过执行的路由协议设置表示所接收的IP分组的下一跳信息的RIB（路由信息库），然后将集合RIB发送到帧ATM连接（203）和以太网连接（202,204）卡 作为通过双工IPC（处理器间通信）路由（206）的每个线路适配卡。

公开(公告)号：KR1020010019127A

公开(公告)日：2001-03-15

申请号：KR1019990035394

申请日：1999-08-25

Applicant: 한국전자통신연구원

Inventor： 김현철 ,  강훈 ,  이유경

IPC: H04L12/40

CPC classification number: G06F13/4027 ,  G06F13/28 ,  G06F13/385 ,  G06F2213/0026

Abstract: PURPOSE: An external bus controller supporting burst transfer through MPC(Multimedia Personal Computer)-860 and SDRAM and a method thereof are provided to use burst transfer characteristics of the MPC-860 supplying 16-octet of fixed length burst transfer and the SDRAM supplying 1-page of variable burst transfer length. CONSTITUTION: A bus mediator(110) receives a HOLD signal requesting the use of a local bus to generate a BR(Bus Request) signal and a BB(Bus Busy) signal, and delivers the generated signals to an MPC-860 processor. And the bus mediator(110) receives a BG(Bus Grant) signal, and delivers the BG signal to make a PCI(Peripheral Component Interconnect) controller connector(120) generate a HOLDA(HOLD Acknowledgement) signal. The PCI controller connector(120) controls receiving and output of response signals, for external bus connection signals(HOLD,HOLDA,ADS,PCI-R/W,BLAST,READY,PCI-CLK). A PCI bus mediator(130) receives bus requests(PCI-REQ1/PCI-REQ5) on the PCI bus, and allocates bus grants(PCI-GNT1/PCI-GNT5) according to priority. A UPM(User Programmable Machine) code unit(140) delivers a micro code to an MPC(Multimedia Personal Computer)-860 bus controller(160), if an external bus receives a signal(ADS) for transceiving data from the PCI controller connector(120). The micro code is necessary for generating a S-WE(SDRAM Write Enable) signal, an RAS(Row Address Strobe), a CAS(Column Address Strobe) and a MUX signal, according to requested cycle kinds. A TEA(Transfer Error Acknowledge) generator(150) makes the UPM code unit(140) perform a precharge instruction of a SDRAM(Synchronous Dynamic Random Access Memory) and makes the MPC-860 bus controller(160) generate a TEA indicating the end of a corresponding cycle, if a 16-octet of fixed length burst supported by a processor is not coincident with a burst length requested by the external bus.

Abstract translation: 目的：通过MPC（多媒体个人计算机）-860和SDRAM及其方法支持突发传输的外部总线控制器，提供MPC-860的突发传送特性，提供固定长度突发传输的16个八位字节的SDRAM，并提供1个 可变突发传送长度的页面。 总线：总线中介器（110）接收到一个请求使用本地总线产生BR（总线请求）信号和BB（总线忙）信号的HOLD信号，并将生成的信号传送到MPC-860处理器。 并且总线中介器（110）接收BG（总线授权）信号，并且传送BG信号以使PCI（外围部件互连）控制器连接器（120）产生HOLDA（保持确认）信号。 PCI控制器连接器（120）控制对外部总线连接信号（HOLD，HOLDA，ADS，PCI-R / W，BLAST，READY，PCI-CLK）的响应信号的接收和输出。 PCI总线中介器（130）在PCI总线上接收总线请求（PCI-REQ1 / PCI-REQ5），并根据优先级分配总线授权（PCI-GNT1 / PCI-GNT5）。 如果外部总线接收到用于从PCI控制器连接器收发数据的信号（ADS），UPM（用户可编程机器）代码单元（140）将微码传送到MPC（多媒体个人计算机）-860总线控制器（160） （120）。 根据请求的周期种类，微码对于生成S-WE（SDRAM写使能）信号，RAS（行地址选通），CAS（列地址选通）和MUX信号是必要的。 TEA（传送错误确认）生成器150使UPM代码单元140执行SDRAM（同步动态随机存取存储器）的预充电指令，使MPC-860总线控制器（160）生成表示结束的TEA 如果由处理器支持的固定长度突发的16个八位字节与外部总线所请求的突发长度不一致的相应周期。

公开(公告)号：KR100183322B1

公开(公告)日：1999-05-15

申请号：KR1019960054413

申请日：1996-11-15

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 김현철

IPC: H04L12/54 ,  H04L29/12

Abstract: 본 발명은 IP를 네트워크 전송 프로토콜로 사용하는 시스템에서 IP와 ICMP를 수행할 때에 시간이 가장 많이 걸리는 패킷 라우팅 계산과 체크섬 계산 중에서 체크섬 계산을 하드웨어적으로 수행하여 IP/ICMP의 빠른 전송 속도를 제공하기 위한 IP/ICMP 패킷 체크섬 생성기에 관한 것이다. 그 목적은 IP와 ICMP를 수행할 때에 시간이 가장 많이 걸리는 패킷 라우팅 계산과 체크섬 계산 중에서 체크섬 계산을 하드웨어적으로 수행하게 함으로써 IP/ICMP의 빠른 전송속도를 제공하는 데에 있다. 그 구성은 주소 해석수단, DMA 제어수단, 계산수단 및 인터넷 체크섬 저장수단으로 되어 있다. 주소 해석수단은 CPU로부터 생성되는 신호들을 바탕으로 주소를 해석하여 그 결과를 출력하고 데이터를 올바르게 수신했음을 CPU에게 알려준다. DMA 제어수단은 주소 해석수단을 통해 수신된 인터넷 체크섬 데이터의 시작주소와 체크섬 길이를 바탕으로 메모리를 액세스하여 메모리로부터 인터넷 체크섬 데이터를 읽어서 그대로 출력한다. 체크섬 계산수단은 DMA 제어수단으로부터 수신된 테이터를 바탕으로 고속의 인터넷 체크섬을 수행하고서 IP/ICMP 패킷 체크섬 생성기를 위하여 CPU로부터 버스 사용권을 획득한다. 인터넷 체크섬 저장수단은 인터넷 체크섬 계산수단에 의해 계산된 인터넷 체크섬 값을 보관하고 주소 해석수단으로부터 데이터 출력 요구신호가 수신되면 데이터를 외부로 출력한다.

公开(公告)号：KR100175575B1

公开(公告)日：1999-04-01

申请号：KR1019960044801

申请日：1996-10-09

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 김현철 ,  고병도

IPC: H04L12/851 ,  H04L12/70

Abstract: 본 발명은 ATM 망에서 ATM 셀의 송수신에 관련된 장치로서, 비동기 클럭을 사용하는 장치간에 비동기식 FIFO를 사용해서 ATM셀을 전달해야 하는 경우에 일정 개수 이상의 셀이 저당되어 있음을 알려주는 ATM셀 인식기에 관한 것으로서, 송신 모듈이 비동기식 FIFO에 하나의 참조 클럭에 의해 만들어지는 데이터를 쓰는 시점을 나타낸 WEN
8 신호에 따라 데이터를 쓰고, 다른 참조 클럭에 의해 만들어지는 데이터를 읽는 시점을 나타낸 REN
* 신호에 따라 상기 FIFO에 하나 이상의 셀이 저정되었음을 수신 모듈로 알려주는 비동기ATM셀 인식장치에 있어서, WEN
* 신호에 동기되어 비동기식 FIFO에 쓰여지는 옥텟의 개수를 세는 송신 셀 카운터와; REN
* 신호에 동기되어 비동기식 FIFO로부터 읽혀지는 옥텟의 개수를 세는 수신 셀 카운터와; 송신 셀 카운터와 수신 셀 카운터의 카운터 값의 차이를 계산하기 위해 REN
* 신호에 동기되어 증가하는 수신 셀 카운터의 값을 WEN
* 신호에 동기시키는 카운터 동기부와; 송신 셀 카운터에서 검출한 송신 셀 카운터값과 카운터 동기부를 거친 카운터 값의 비교에 따라 READY 신호를 활성화 또는 비활성화시키는 카운터 비교부로 구성되어, 물리계층과 ATM 계층간의 ATM셀 송수신 및 ATM 계층과 상취 계층간의 데이터 전달에 모두 사용할 수가 있는 것이다.