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公开(公告)号：KR100146650B1
公开(公告)日：1998-08-01
申请号：KR1019940036371
申请日：1994-12-23
IPC: H01L29/778
Abstract: Ⅲ-Ⅴ족 화합물 반도체를 이용하는 이종접합 바이폴라 트랜지스터(Heterojunction Bipolar Transistor;HBT)를 제조함에 있어 HBT 소자 제조시 소자간 단차를 극복하여 금속배선의 신뢰성을 제고하기 위해 기존의 소자분리방법과는 달리 소자분리 메사영역의 재성장 및 컬렉터 전극형성의 제조방법을 개선한 것이다.
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公开(公告)号：KR1019970054548A
公开(公告)日：1997-07-31
申请号：KR1019950053683
申请日：1995-12-21
IPC: H01L29/92
Abstract: 본 발명은 이종접합 트랜지스터의 베이스층을 이용한 커패시터의 제조방법에 관한 것으로서, HBT를 이용한 집적회로 공정에 있어서, B
+ 이온 주입에 의해 콜렉터층으로 인한 기생저항 성분을 제거하는 제1과정과, 리프트 오프공정에 의해 커패시터의 하부전극으로 사용하기 위한 베이스층 위에 오믹 금속(Ohmic Metal)의 베이스 전극을 형성하는 제2과정과, 베이스 전극 위에 1차 플라즈마 절연막을 증착하는 제3과정과, 베이스 전극에 소정 크기의 비아홀을 형성한 다음 1차 플라즈마 절연막 위에 리프트 오프공정에 의해 1층 커패시터의 상부전극 및 비아홀을 통하여 베이스 전극과 접속되는 접속 금속층을 형성하는 제4과정과, 1차 금속막 상부에 2차 플라즈마 절연막을 증착하고 1층 커패시터의 상부전극에 소정크기의 비아홀을 형성하는 제5과정 및 리프트 오프공정에 의해 2층 커패시터의 상부전극과 비아홀을 통하여 1층 커패시터의 상부전극과 접속되는 접속금속층을 형성하는 제6과정을 포함하여 제작되어, 고농도 베이스층을 하부전극으로 사용하여 적층의 커패시터를 제작함에 따라 2층 커패시터의 상부전극과의 단차를 감소시키고 좁은 대용량의 적층 커패시터를 제작할 수 있는 효과를 갖는다.-
公开(公告)号：KR1019970052942A
公开(公告)日：1997-07-29
申请号：KR1019950053681
申请日：1995-12-21
IPC: H01L21/3205
Abstract: 본 발명은 이종접합소자를 이용한 집적회로의 공정중 급속배선의 교차점에서 발생하는 기생 커패시턴스를 감소시키는 방법에 관한 것으로서, 리프트 오프(Lift Off)공정에 의해 배선된 1차 금속막 상부에 2차 플라즈마 실리콘 질화막을 형성하는 제1과정과, 상기 2차 플라즈마 실리콘 질화막의 전면에 감광막을 도포하는 제2과정과, 상기 2차 플라즈마 실리콘 질화막의 절연막에 산소이온을 주입하여 무정형 질화실리콘과 무정형 산화실리콘의 혼합물을 형성하는 제3과정 및 리프트 오프 공정에 의해 2차 금속막을 배선하는 제4과정을 포함하여 이루어지며, 산소이온주입에 의해 2차 플라즈마 실리콘 절연막의 유전율을 감소시킴으로써 1차 금속배선과 2차 금속배선의 교차점에서 발생하는 기생 커패시턴스를 줄이고, 이에 따라 집적회로의 밴드폭을 증가시 수 있는 효과가 있다.
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公开(公告)号：KR1019970052136A
公开(公告)日：1997-07-29
申请号：KR1019950053679
申请日：1995-12-21
IPC: H01L21/265
Abstract: 본 발명은 이종접합 트랜지스터의 반절연성 갈륨비소 기판의 소정부분에 실리콘 이온을 주입하여 저항을 제조하는 방법에 관한 것으로서, 이종접합 바이폴라 트랜지스터를 이용하여 수동소자의 저항을 제작하는 집적회로의 공정에 있어서, 반절연성 갈륨비소로 이루어진 반도체기판 상부의 소정 부분에 정렬 표시부(Align Mark)를 형성하는 제1과정과, 정렬 표시부를 기준으로 하여 반도체기판 상에 소정 부분을 노출시키는 감광막을 형성하는 제2과정과, 반도체기판의 노출된 부분에 Si이온을 주입하고 감광막을 제거하는 제3과정과, 반도체기판의 상부 및 하부의 표면에 절연막을 형성하는 제4과정 및 주입된 Si이온을 활성화시켜 저항을 형성하는 제5과정을 포함하여 이루어져, 반도체 기판의 소정의 영역에 Si이온을 주입하는 간단한 공정과정을 통해서 임의의 저항값을 갖는 저항을 제조할 수 있다.
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公开(公告)号：KR100117354B1
公开(公告)日：1997-07-01
申请号：KR1019930024333
申请日：1993-11-16
Applicant: 한국전자통신연구원
IPC: H01L21/331
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Patent Agency Ranking
公开(公告)号：KR1019970030769A
公开(公告)日：1997-06-26
申请号：KR1019950040291
申请日：1995-11-08
IPC: H01L27/04 , H01L21/822
Abstract: 본 발명은 화합물 반도체 소자의 캐패시터 제조방법에 관한 것으로서, 전하저장전극이 되는 제 1전도층 패턴을 노출시키는 오버행 구조를 갖는 감광막 패턴을 형성하고, 상기 구조의 전표면에 저온에서 ECR플라즈마 증착법을 사용하여 Ta
2 O
5 로 된 유전막을 증착하여, 감광막 패턴의 상부와 제 1전도층 패턴의 표면에 형성하고, 상기 감광막 패턴을 리프트-오프 방법으로 제거하여 그 상측에 유전막도 함께 제거하도록 한다.
그러므로, 기판에서 캐패시터로 예정된 부분에만 고유전율의 유전막이 형성되므로 유전막 패턴닝 공정이 불필요하여 기판의 손상이 방지되어 소자의 동작 특성이 향상되고, 고유전율의 유전막을 사용함으로 캐패시터의 크기를 감소시킬 수 있어 소자의 고집적화에 유리하다.-
公开(公告)号：KR1019970006734B1
公开(公告)日：1997-04-29
申请号：KR1019930027627
申请日：1993-12-14
Applicant: 한국전자통신연구원
IPC: H01L29/73
Abstract: A technique is described that provides a method for forming a p-type ohmic contact of a hetero-junction bipolar transistor. The method includes the steps of (A) sequentially forming a buffer layer 7, subcollector layer 6, collector 5, base layer 4, spacer layer 3, emitter layer 2 and capping layer 1 on a semi-insulating AlGaAs substrate 8, (B) depositing an emitter metal 9 on the capping layer 1 and then mesa-etching the capping layer 1 to the surface of the base layer 4 using the emitter metal 9 as a mask, (C) forming a p-type base metal 10 by sequentially depositing a first cromium metal layer 11, an AuZn alloy layer 12, second cromium metal layer 13, Pd metal layer 14 and Au metal layer 15 on the etched base layer 4, and (D) continuously covering the entire substrate 8 with a silicon oxide layer 16 and silicon nitride layer 17. Thereby, it is possible to improve the characteristic of the p-type ohomic contact.
Abstract translation: 描述了提供用于形成异质结双极晶体管的p型欧姆接触的方法的技术。 该方法包括以下步骤：（A）在半绝缘AlGaAs衬底8上顺序形成缓冲层7，子集电极层6，集电极5，基底层4，间隔层3，发射极层2和覆盖层1，（B） 在覆盖层1上沉积发射极金属9，然后使用发射极金属9作为掩模将覆盖层1台面蚀刻到基层4的表面，（C）通过依次沉积形成p型母材10 在蚀刻的基底层4上的第一金属层11，AuZn合金层12，第二金属层13，Pd金属层14和金属金属层15，以及（D）用氧化硅层连续地覆盖基板8 16和氮化硅层17.由此，可以提高p型异位接触的特性。
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公开(公告)号：KR1019970003832B1
公开(公告)日：1997-03-22
申请号：KR1019930024333
申请日：1993-11-16
Applicant: 한국전자통신연구원
IPC: H01L21/331
Abstract: The present invention relates to a method of making a heterojunction bipolar transistor (HBT) by selectively depositing a silicon oxide film by electron cyclotron resonance (ECR). According to this method, an HBT of high quality that can measure frequency response characteristics reliably by a small number of masks without use of connecting steps between metal lines. The inventive method includes the steps of forming a buffer layer (7), a subcollector layer (6), a collector layer (5), a base layer (4), a spacer (3), an emitter layer (2), and a cap layer (1) on a semi-insulating GaAs substrate (8); mesa-etching the layers by using a photoresist film as a mask to expose the subcollector layer (6); mesa-etching for electrical isolation by using a mask with a projecting part on the photoresist film; selectively depositing a dielectric film by a first ECR plasma between the emitter layer and the collector layer; forming an emitter metal (11) and a collector metal (12) on an active region through lift-off by using the mask; etching a base region 14 by using the emitter metal (11) and the photoresist film as a mask and selectively depositing a second ECR plasma dielectric film (13) all over the surface except the base region (14); and forming a base metal (15) through lift-off by using the photoresist film as a mask.
Abstract translation: 本发明涉及通过电子回旋共振（ECR）选择性沉积氧化硅膜来制造异质结双极晶体管（HBT）的方法。 根据该方法，能够在不使用金属线之间的连接步骤的情况下，通过少量掩模可靠地测量频率响应特性的高质量HBT。 本发明的方法包括形成缓冲层（7），子集电极层（6），集电极层（5），基层（4），间隔物（3），发射极层（2）和 在半绝缘GaAs衬底（8）上的覆盖层（1）; 通过使用光致抗蚀剂膜作为掩模来对层进行台面蚀刻以暴露子集电极层（6）; 通过使用具有在光致抗蚀剂膜上的突出部分的掩模进行电隔离的台面蚀刻; 通过第一ECR等离子体在发射极层和集电极层之间选择性地沉积电介质膜; 通过使用掩模通过剥离在活性区域上形成发射极金属（11）和集电极金属（12）; 通过使用发射极金属（11）和光致抗蚀剂膜作为掩模来蚀刻基极区域14，并且在基底区域（14）之外的整个表面上选择性地沉积第二ECR等离子体电介质膜（13）; 以及通过使用光致抗蚀剂膜作为掩模通过剥离形成贱金属（15）。
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公开(公告)号：KR1019960026917A
公开(公告)日：1996-07-22
申请号：KR1019940036373
申请日：1994-12-23
IPC: H01L29/06
Abstract: Ⅲ - V족 화합물 반도체를 이용하는 이종접합 바이폴라 트랜지스터(Heterojunction Bipolar Transistor: HBT)를 제작함에 있어, HBT 소자고유의 고속특성을 극대화 하기 위하여 임시 에미터 전극과 폴리이미드 측벽을 이용한 에미터-베이스 간의 자기정렬 제작방법을 고안함으로써 기존의 HBT 소자제작 공정을 개선하였다.
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公开(公告)号：KR1019960026157A
公开(公告)日：1996-07-22
申请号：KR1019940033905
申请日：1994-12-13
Inventor： 박성호
IPC: H01L21/28
Abstract: 본 발명은 반도체장치의 제조방법에 관한 것으로서, 식각속도가 상이한 3중층의 절연막을 이용하여 T형 금속전극을 제조하는 방법에 관한 것이다.
반도체기판(10)위에 식각속도가 상이한 제1절연층(1), 제2절연층(2) 및 제3절연층(3)을 순차적으로 형성하는 공정과; 상기 제3절연층(3)위에 소정 패턴을 갖는 포토레지스트막(4)을 형성하여, 금속전극이 형성될 영역을 정의하는 공정과; 상기 포토레지스트막(4)을 마스크로 사용하여, 동일한 식각조성하에서 상기 제1,2,3절연층(1,2,3)을 식각하여 식각속도에 따라 제2절연층이 제1절연층과 제3절연층보다 빠른 속도로 과식각되게 하는 공정과; 그위에 금속막(5)을 도포한 다음 상기 기판상의 모든 절연층을 제거하여 상기 기판(10)상에 티형의 금속전극을 형성하는 공정을 포함한다.
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