公开(公告)号：KR1020030027313A

公开(公告)日：2003-04-07

申请号：KR1020010060457

申请日：2001-09-28

Applicant: 한국전자통신연구원

Inventor： 민병규 ,  박성호 ,  김성일 ,  이경호

IPC: H01L21/331

Abstract: PURPOSE: A method for fabricating a heterojunction bipolar transistor is provided to improve planarization and integration, by defining an isolation region through a selective ion implantation process, by growing a base layer and an emitter layer while using a dielectric layer as a mask and by simultaneously forming an emitter electrode, a base ohmic electrode and a collector ohmic electrode. CONSTITUTION: The isolation region(103) is defined in a semi-insulating compound semiconductor substrate(101). A sub collector layer(104) and a collector layer(105) are continuously grown on the compound semiconductor substrate. The collector layer is etched to define an intrinsic base region(106). The first dielectric layer is formed on a side surface and an upper surface of the collector layer. A base region is formed on the collector layer. The second dielectric layer is formed on the base layer(108) to expose the intrinsic base region. The emitter layer(110) and an emitter cap layer(111) are formed on the exposed base region. The first dielectric layer and the collector layer are etched to form an open region(112) for a collector electrode. A primary collector electrode(113) is formed in the open region for the collector electrode. The second dielectric layer is etched to expose an outer base region of the base region so that an open region(114) for a base electrode is formed. The emitter electrode(115), the base electrode(116) and a secondary collector electrode(117) are simultaneously formed on the emitter cap layer, the open region for the base electrode and the primary collector electrode.

Abstract translation: 目的：提供一种用于制造异质结双极晶体管的方法，通过在使用电介质层作为掩模的同时生长基底层和发射极层，通过选择性离子注入工艺限定隔离区域，从而改善平面化和整合 形成发射电极，基极欧姆电极和集电极欧姆电极。 构成：隔离区域（103）被限定在半绝缘化合物半导体衬底（101）中。 在化合物半导体衬底上连续生长副集电极层（104）和集电极层（105）。 蚀刻集电极层以限定本征基极区域（106）。 第一电介质层形成在集电体层的侧表面和上表面上。 在集电体层上形成基极区域。 第二电介质层形成在基底层（108）上以露出本征基极区域。 发射极层（110）和发射极盖层（111）形成在暴露的基极区域上。 蚀刻第一电介质层和集电极层以形成用于集电极电极的开放区域（112）。 在集电极的开放区域形成有集电极（113）。 蚀刻第二电介质层以暴露基极区域的外部基极区域，从而形成用于基底电极的开放区域（114）。 发射极电极（115），基极（116）和次级集电极（117）同时形成在发射极盖层，基极开路区域和初级集电极电极上。

公开(公告)号：KR100340927B1

公开(公告)日：2002-06-20

申请号：KR1019990030378

申请日：1999-07-26

Applicant: 한국전자통신연구원

Inventor： 박문평 ,  이태우 ,  박성호

IPC: H01L29/737

Abstract: 본발명은베이스전극과콜렉터전극간의단차가적고, H이온주입시부콜렉터층에수소이온이주입되는것을방지하여콜렉터저항을감소시키는이종접합쌍극자트랜지스터제조방법을제공하고자하는것으로, 이를위한본 발명은, Schottky 다이오드에의해클램핑된이종접합쌍극자트랜지스터제조방법에있어서, 반절연화합물반도체기판상에부콜렉터층, 콜렉터층, 베이스층, 에미터층및 에미터캡층을차례로형성하는제1단계; 상기에미터캡층과상기에미터층을소정의제1패턴으로형성하는제2단계; 제2패턴상에상기제1패턴이형성되도록하는상기베이스층과상기콜렉터층을소정의상기제2패턴으로형성하는제3단계; 상기제2패턴의형성으로인해노출된상기부콜렉터층상에상기제2패턴의높이까지제1에피층과제2에피층을차례로형성하는제4단계; 상기제2패턴의일측에형성된상기제2에피층을선택적으로식각하는제5단계; 선택적으로 H이온주입을행하여외인성콜렉터영역을손상시키는제6단계; 및이종접합쌍극자트랜지스터의에미터전극과베이스전극및 콜렉터전극을차례로형성시키는제7단계를포함하여이루어진것을특징으로한다.

公开(公告)号：KR100319738B1

公开(公告)日：2002-03-08

申请号：KR1019980045132

申请日：1998-10-27

Applicant: 한국전자통신연구원

Inventor： 박문평 ,  이태우 ,  박성호

IPC: H01L29/70

Abstract: 본 발명은 화합물반도체 기술에 관한 것으로, 특히 이종접합 쌍극자 트랜지스터 제조방법에 관한 것이며, 소자의 특성 열화를 방지하면서 에미터 전극, 베이스 전극, 콜렉터 전극에 동일한 오믹 금속을 적용할 수 있는 이종접합 쌍극자 트랜지스터 제조방법을 제공하고자 한다. 본 발명은 에미터 상층구조 이종접합 쌍극자 트랜지스터의 에미터층 및 베이스층, 콜렉터층을 순차적으로 식각하고, 에미터 상층구조 이종접합 쌍극자 트랜지스터의 화합물반도체 에미터캡층을 재성장 시킨 다음 베이스와 활성영역에 인접한 부콜렉터 상에 재성장 된 화합물반도체 에미터캡층을 식각함으로써 에미터 상층구조 이종접합 쌍극자 트랜지스터의 에미터 전극, 베이스 전극, 콜렉터 전극에 동일한 오믹 금속을 적용할 수 있도록 하는 기술이다. 즉, 본 발명에서는 콜렉터 전극이 형성되는 부콜렉터층 상에도 에미터 전극 같은 조건 상태에서 전극을 형성하므로 같은 오믹 금속을 동시에 적용하더라도 소자 특성이 저하되는 것을 방지할 수 있다.

公开(公告)号：KR100296706B1

公开(公告)日：2001-08-07

申请号：KR1019970064806

申请日：1997-11-29

Applicant: 한국전자통신연구원

Inventor： 박문평 ,  김일호 ,  염병렬 ,  이태우 ,  박성호

IPC: H01L29/737

Abstract: PURPOSE: A method for fabricating a hetero-junction bipolar transistor of an upper emitter structure is provided to reduce a parasitic base-collector junction capacitance by using an undoped compound semiconductor layer on an extrinsic collector region. CONSTITUTION: A sub-collector layer(202) and an undopped chemical semiconductor epitaxial layer(203) are formed on a chemical compound semiconductor substrate(201). An insulating layer is formed on a wholes surface of the substrate(201). A collector layer(205) is grown on the whole surface of the substrate(201). A collector epitaxial layer is formed by removing a collector epitaxial layer. A base layer(207), an emitter layer(208), and an emitter cap layer(209) are formed sequentially on the collector layer(203) and the collector epitaxial layer. The insulating layer, the emitter cap layer(209), and the emitter layer(208) are etched. An emitter electrode(211), a base electrode(212), and a collector electrode(213) are formed by selected portions of the sub-collector layer(202), the base layer(207), and the emitter cap layer(209).

公开(公告)号：KR1020010073964A

公开(公告)日：2001-08-03

申请号：KR1020000003184

申请日：2000-01-24

Applicant: 한국전자통신연구원

Inventor： 박성호 ,  이태우 ,  박문평 ,  민병규 ,  이경호

IPC: H01L29/737

Abstract: PURPOSE: A heterojunction compound semiconductor device and a manufacturing method thereof are provided to improve high speed characteristic of an HBT device by decreasing effective capacity between a base and a collector and drastically improving contact capacity between the base and the collector. CONSTITUTION: A buffer layer, a sub collector layer, a collector layer, a base layer, and an emitter layer are consecutively stacked on a semiconductor substrate to manufacture an HBT epitaxial substrate. An emitter electrode and a base electrode are formed on the base layer of the HBT epitaxial substrate and an undoped silicon nitride film is formed on the emitter electrode and the base electrode. The second silicon nitride film doped with Zn is deposited on a front surface of the substrate of the resultant and annealed to diffuse the Zn to the base layer and the collector layer. The Zn-diffused collector layer is etched in a reverse sloping shape and a collector electrode is deposited on the sub collector layer. A nitride insulating film is deposited on the resultant and a metal interconnection(19) is formed. A base surface is exposed through an emitter mesa etching on the HBT epitaxial substrate. A heat resistant meal is deposited on a front surface of the substrate, and selectively removed to form the emitter electrode and the base electrode.

Abstract translation: 目的：提供一种异质结化合物半导体器件及其制造方法，通过降低基极与集电极之间的有效容量，显着提高基极与集电极之间的接触容量，提高HBT器件的高速特性。 构成：缓冲层，副集电极层，集电极层，基极层和发射极层连续堆叠在半导体衬底上以制造HBT外延衬底。 在HBT外延基板的基极层上形成发射电极和基极，在发射电极和基极上形成未掺杂的氮化硅膜。 掺杂有Zn的第二氮化硅膜沉积在所得衬底的前表面上并退火以将Zn扩散到基底层和集电体层。 Zn扩散集电体层以相反的倾斜形状被蚀刻，集电极沉积在副集电极层上。 在所得物上沉积氮化物绝缘膜，形成金属互连（19）。 通过在HBT外延衬底上的发射极台面蚀刻暴露基底表面。 耐热餐具沉积在基板的前表面上，并且选择性地去除以形成发射电极和基极。

公开(公告)号：KR100270316B1

公开(公告)日：2000-10-16

申请号：KR1019980045266

申请日：1998-10-28

Applicant: 한국전자통신연구원

Inventor： 박문평 ,  이태우 ,  박성호

IPC: H01L21/328

Abstract: 본 발명은 이종접합 쌍극자 트랜지스터를 이용한 집적화된 주입논리소자(I
2 L) 제조 방법에 관한 것으로, 콜렉터 상층구조 Npn 이종접합 쌍극자 트랜지스터의 경우에, 콜렉터 영역과 에미터 영역 간의 비를 증가시켜 상향 전류이득(up-beta)을 크게 하고 다수 콜렉터(multi-collector) 영역을 전기적으로 분리시키기 위하여, Be
+ 이온을 콜렉터 상층구조 Npn 이종접합 쌍극자 트랜지스터의 부콜렉터층, 콜렉터층, 베이스층을 관통하고 그 아래에 있는 에미터층 상부에 도달하도록 주입시키는 방법을 사용하고, 수직 pnp 쌍극자 트랜지스터의 경우에, 콜렉터 상층구조 Npn 이종접합 쌍극자 트랜지스터 활성영역 외부의 베이스층 상에 수직 pnp쌍극자 트랜지스터의 콜렉터, 베이스, 에미터로서의 화합물반도체 에피층을 재성장시켜, 전류이득이 크고 베이스-콜렉터 접합 파괴전압이 큰 수직 pnp 쌍극자 트랜지스터를 제작하는 것이다. 그리고, Si
+ 이온을 에미터캡층 깊이까지 형성하여 접지전극을 이 위에 형성하므로써, 입력전극 및 출력전극과 더불어 접지전극이 기판의 동일한 일면에 형성되기 때문에 완전한 평탄화를 이룰 수 있다.

公开(公告)号：KR1020000038873A

公开(公告)日：2000-07-05

申请号：KR1019980054005

申请日：1998-12-09

Applicant: 주식회사 케이티 ,  한국전자통신연구원

Inventor： 이태우 ,  박성호 ,  박문평 ,  박철순

IPC: H01F41/00

Abstract: PURPOSE: An integrated core winding transformer is provided to manufacture an AC/DC converting rectifier comprising an integrated transformer in a chip. CONSTITUTION: An AC voltage is applied to a primary winding(221), and a current is flowed through the primary winding(221). A magnetic field induction core(214) generates magnetic field by the current. A secondary winding(222) is disposed in parallel to the primary winding(221). A magnetic field induction current is generated by the magnetic field. The secondary winding(22) outputs a DC voltage according to the winding ratio.

Abstract translation: 目的：提供集成的磁芯绕组变压器，用于制造包括芯片中的集成变压器的AC / DC转换整流器。 构成：向初级绕组（221）施加AC电压，并且电流流过初级绕组（221）。 磁场感应铁心（214）通过电流产生磁场。 次级绕组（222）平行于初级绕组（221）设置。 磁场产生磁场感应电流。 次级绕组（22）根据绕组比输出直流电压。

公开(公告)号：KR1020000027352A

公开(公告)日：2000-05-15

申请号：KR1019980045267

申请日：1998-10-28

Applicant: 한국전자통신연구원

Inventor： 박문평 ,  이태우 ,  박성호

IPC: H01L29/737

Abstract: PURPOSE: An integrated injection logic fabrication method is provided to increase current gains and breakdown voltage of base-collector junction and to reduce a base resistance by using a horizontal PNP transistor and an NPN HBT(heterojunction bipolar transistor). CONSTITUTION: An integrated injection logic comprises an NPN HBT of collector structure and a horizontal PNP bipolar transistor(500). In the NPN HBT, B+ ions are injected up to an emitter layer(203) through a sub-collector(206), a collector layer(205) and a base layer(204), so that up-beta current gains are increased and multi-collector regions are electrically isolated each other. In the horizontal PNP bipolar transistor(500), a base is formed on a compound semiconductor epitaxial layer(208), so that base-collector breakdown voltages are increased. Then, Si+ ions are injected up to the epitaxial layer(208) and a grounded electrode(214) is formed on the epitaxial layer.

Abstract translation: 目的：提供集成注入逻辑制造方法，以增加集电极结的电流增益和击穿电压，并通过使用水平PNP晶体管和NPN HBT（异质结双极晶体管）来降低基极电阻。 构成：集成注入逻辑包括集电极结构的NPN HBT和水平PNP双极晶体管（500）。 在NPN HBT中，通过子集电极（206），集电极层（205）和基极层（204）将B +离子注入到发射极层（203），使得增加了β电流增益， 多集电极区彼此电隔离。 在水平PNP双极晶体管（500）中，在化合物半导体外延层（208）上形成基极，从而增加基极集电极击穿电压。 然后，向外延层（208）注入Si +离子，在外延层上形成接地电极（214）。

公开(公告)号：KR100211942B1

公开(公告)日：1999-08-02

申请号：KR1019960067045

申请日：1996-12-17

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 박성호 ,  이태우 ,  박문평

IPC: H01L21/328

Abstract: 본 발명은 이종접합 쌍극자 소자의 제조공정에 있어서, 에미터 영역에 자기정렬된 베이스 영역을 형성하여, 소자의 고속특성 및 소자 제조공정의 신뢰도를 향상시킬 수 있는, 이종접합 쌍극자 소자의 제조방법에 관한 것이다. 본 발명에 따른 HBT 소자의 제조방법은, 반절연성 화합물반도체 기판위에 완충층, 부컬렉터층, 컬렉터층, 베이스층, 에미터층 및 에미터 캡층이 성장된 이종접합 구조의 HBT 에피 구조를 사용하여, 그 위에 리프트오프층을 성장하고, 그 위에 다시 절연성 표면보호층을 분자선 에피택시 방법에 의해 순차적으로 형성하는 제1과정과, 에미터 영역이 역메사 형태가 되도록, 에미터 영역을 제외한 주변 영역을 베이스 표면까지 메사식각하는 제2과정과, 전면에 유전체 절연막을 균일하게 도포하고, 반응성 이온식각법을 사용하여 역메사의 에미터 영역 측벽에 얇은 유전체의 측벽 절연막을 형성하는 제3과정과, 분자선 에피택시법으로 베이스층을 재성장시키는 제4과정과, 상기 구조의 기판을 희석된 불산용액으로 처리하여 상기한 에미터층 위의 불필요한 에� �층들을 제거함으로써, 베이스층을 에미터에 효과적으로 자기 정렬시키는 제5과정과, 에미터와 베이스 간의 자기정렬과 평탄화된 현 상태에서 에미터와 베이스의 전극을 동시에 형성하는 제6과정과, 베이스의 외부 영역을 정의하고, 해당 부분의 유전체 절연막과 베이스층, 컬렉터층을 차례로 메사식각하여 부컬렉터층 상에 컬렉터 전극을 형성한 후, 메사식각하여 소자분리 영역을 형성하는 제7과정을 포함한다.

公开(公告)号：KR1019990050437A

公开(公告)日：1999-07-05

申请号：KR1019970069556

申请日：1997-12-17

Applicant: 한국전자통신연구원

Inventor： 박성호 ,  이태우 ,  박문평 ,  김일호 ,  염병렬

IPC: H01L29/737

Abstract: 이종접합 쌍극자 트랜지스터(HBT)의 제작에 있어서, 소자성능에 결정적인 영향을 미치는 오믹접촉을 효율적으로 형성시킬 수 있는 개선된 오믹 접촉 형성방법이 개시된다. 본 발명은 반절연성 화합물 반도체 기판상에 HBT 에피기판을 제작하는 제1 과정과, HBT를 제작하는 중에 오믹 접촉 형성을 위해 에미터, 베이스, 컬렉터 영역을 각각 정의하는 제2 과정과, 상기 공정을 통하여 정의된 에미터, 베이스, 컬렉터 영역 상에 다층 구조의 오믹 접촉 전극을 동시에 형성하는 제3 과정, 및 소자간 분리를 하고, 유전체 절연막과 패드를 형성시키는 제4 과정을 구비함으로써, 화합물반도체로 이루어지는 HBT의 제작시에 고온에서도 낮은 저항의 안정된 특성을 갖는 새로운 구성의 오믹전극을 에미터, 베이스, 컬렉터에 동시에 형성시켜 공정 효율을 향상시키고 이에 따라 제작단가의 절감 및 응용회로의 성능 향상을 도모한다.