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    직교 주파수 분할 다중 시스템의 디씨 오프셋 제거 장치및 그 방법
    45.
    发明授权
    직교 주파수 분할 다중 시스템의 디씨 오프셋 제거 장치및 그 방법 有权
    直流偏移装置在正交频分多路复用及其方法

    公开(公告)号：KR100507521B1

    公开(公告)日：2005-08-17

    申请号：KR1020030092314

    申请日：2003-12-17

    Applicant: 한국전자통신연구원 ,  삼성전자주식회사 ,  주식회사 케이티 ,  에스케이브로드밴드주식회사 ,  주식회사 케이티프리텔 ,  에스케이텔레콤 주식회사

    Inventor： 이용수 ,  박윤옥 ,  유창완 ,  김준우 ,  김대호

    IPC: H04J11/00

    Abstract: 본 발명은 직교 주파수 분할 다중 시스템으로 입력된 신호의 디씨 오프셋(DC offset)을 제거하는 장치 및 그 방법에 관한 것이다.
    본 발명에서는, 외부로부터 입력된 신호를 디지털 신호로 각각 변환한 후, 디지털 신호를 일정 구간(1024 프리앰블) 단위로 레지스터(register)에 누적시킨다. 이후, 누적시킨 디지털 신호의 평균값을 구하여 디지털 신호의 디씨 오프셋(DC Offset)을 각각 산출한다. 이때, 직교 주파수 분할 다중 시스템의 비트 에러율을 최소화할 수 있는 트렁케이션 비트(11비트)를 이용하여 디씨 오프셋을 산출한다. 이후, 산출한 디씨 오프셋이 0이 일정 값을 갖는 디씨 오프셋을 PDM(Pulse Density Modulation) 신호 형태로 출력시키며, 출력된 PDM 신호에 대해 특정 주파수 이하의 신호를 통과시킨다. 이후, 통과한 PDM 신호의 크기 레벨을 일정 레벨 이동시켜 앞서 입력된 신호 이후에 입력되는 신호에 각각 결합시킨다. 이를 통하여, 직교 주파수 분할 다중 시스템의 성능 향상을 이룰 수 있다.

    멀티비트 입력 1:4 인터폴레이션 ＦＩＲ 필터와 이를이용한 ＱＡＭ 변조 장치
    47.
    发明公开
    멀티비트 입력 1:4 인터폴레이션 ＦＩＲ 필터와 이를이용한 ＱＡＭ 변조 장치 失效
    多位输入FIR滤波器，用于同时执行1：4插值FIR滤波器操作，用于多位输入和QAM调制器使用它

    公开(公告)号：KR1020040101644A

    公开(公告)日：2004-12-03

    申请号：KR1020030033327

    申请日：2003-05-26

    Applicant: 한국전자통신연구원

    Inventor： 박형숙 ,  박윤옥

    IPC: H04L27/34

    Abstract: PURPOSE: A multi-bit input FIR filter for performing simultaneously a 1:4 interpolation FIR filter operation for multi-bit inputs and a QAM modulator using the same are provided to reduce a hardware size of the QAM modulator by removing a changing process to one bit input FIR filtering structure. CONSTITUTION: First to fourth input registers are used for storing four filter input data in a period of a first clock. A first multiplexer is used for selecting one of four filter input data according to a second clock. An address converter is used for dividing the output data of the first multiplexer into four address data and outputs the address data having the reduced bit number as much as one bit. First to fourth lookup tables include first to fourth memories, respectively. A first pipeline register is used for delaying the outputs of the second to the fourth lookup tables as much as a predetermined clock. Second to fifth multiplexers are used for selecting one of the output of the first lookup table and the output of the first pipeline register according to the first and the second clocks. A second pipeline register is used for delaying the outputs of the second to the fourth multiplexers as much as a predetermined clock.

    Abstract translation: 目的：提供多位输入FIR滤波器，用于同时执行多位输入的1：4插值FIR滤波器操作和使用其的QAM调制器，以通过将更改过程移除到一个来减少QAM调制器的硬件大小 位输入FIR滤波结构。 构成：第一至第四输入寄存器用于在第一个时钟周期内存储四个滤波器输​​入数据。 第一多路复用器用于根据第二时钟选择四个滤波器输​​入数据之一。 地址转换器用于将第一多路复用器的输出数据分成四个地址数据，并将具有减少的位数的地址数据输出多达一位。 第一至第四查找表分别包括第一至第四存储器。 第一流水线寄存器用于将第二至第四查找表的输出延迟到预定时钟。 第二到第五复用器用于根据第一和第二时钟选择第一查找表的输出和第一流水线寄存器的输出之一。 第二流水线寄存器用于将第二至第四多路复用器的输出延迟到预定时钟。

    ＯＦＤＭＡ기반 셀룰러 시스템 기지국의 위상 왜곡 보상장치 및 방법
    48.
    发明公开
    ＯＦＤＭＡ기반 셀룰러 시스템 기지국의 위상 왜곡 보상장치 및 방법 失效
    基于OFDMA的蜂窝系统的相位失真补偿系统在下行链路上执行多路访问及其补偿方法

    公开(公告)号：KR1020040100536A

    公开(公告)日：2004-12-02

    申请号：KR1020030032932

    申请日：2003-05-23

    Applicant: 한국전자통신연구원

    Inventor： 박윤옥 ,  김영훈

    IPC: H04L27/26

    CPC classification number: H04L5/023 ,  H04L27/2647

    Abstract: PURPOSE: A phase distortion compensation system of an OFDMA-based cellular system station for performing a multi-access at a down link and a compensating method thereof are provided to demodulate successfully data under multi-user environment at an OFDM backward link without performing an additional synchronization process. CONSTITUTION: OFDM symbols are received from a multi-mobile station. Each symbol guard block is removed by using reference timing signals and a FFT process for the OFDM symbols is performed(S503,S504). The OFDM symbols are divided into mobile station sub-channel groups. A process for recovering phases of the OFDM symbols is performed(S506). A demodulation process for the recovered OFDM symbols is performed by channeling and equalizing the recovered OFDM symbols(S507).

    Abstract translation: 目的：提供一种用于在下行链路执行多址接入的基于OFDMA的蜂窝系统站的相位失真补偿系统及其补偿方法，用于在OFDM反向链路的多用户环境下成功解调数据，而不执行附加 同步过程。 构成：从多移动台接收OFDM符号。 通过使用参考定时信号去除每个符号保护块，并且执行用于OFDM符号的FFT处理（S503，S504）。 OFDM符号被划分为移动台子信道组。 执行用于恢复OFDM符号的相位的处理（S506）。 通过对恢复的OFDM符号进行信道化和均衡来进行恢复的OFDM符号的解调处理（S507）。

    고속 비터비 디코더
    49.
    发明公开
    고속 비터비 디코더 无效
    高速VITERBI解码器

    公开(公告)号：KR1020040050754A

    公开(公告)日：2004-06-17

    申请号：KR1020020077924

    申请日：2002-12-09

    Applicant: 한국전자통신연구원

    Inventor： 이용수 ,  채수창 ,  최정필 ,  박윤옥

    IPC: H03M13/41

    CPC classification number: H03M13/4107 ,  H03M13/4169 ,  H03M13/6502 ,  H03M13/6561

    Abstract: PURPOSE: A high speed Viterbi decoder is provided to allow the pipeline type decoding by the unit of block having various lengths, thereby improving the throughput of the high speed Viterbi decoder. CONSTITUTION: A high speed Viterbi decoder includes a branch metric operational block(202), an add-compare selector(ACS) operational block(203), a normalization operational block(204), a pair of inverse trace storage blocks(206,207), an inverse trace storage control block(208) and an inverse trace block(210). The branch metric operational block(202) calculates the branch matrix. The ACS operational block(203) supplies the path metric value and the inverse trace control information informing the end of the decoding for each block when they are decoded by the unit of block having various lengths. The normalization operational block(204) receives the path metric values for all status outputted from the ACS operational block(203) to normalize the received path metric values and to output the normalized path metric values to the ACS operational block(203). The pair of inverse trace storage blocks(206,207) store the path information outputted from the ACS operational block(203) in the form of block. The inverse trace storage control block(208) controls the two inverse trace storage blocks(206,207) so as to alternatively output the path information stored therein. And, the inverse trace block(210) performs the real decoding by using the path information selected to all status outputted from the two inverse trace storage blocks(206,207).

    Abstract translation: 目的：提供高速维特比解码器，以通过具有不同长度的块单元来进行流水线解码，从而提高高速维特比解码器的吞吐量。 构成：高速维特比解码器包括分支度量操作块（202），加法比较选择器（ACS）操作块（203），归一化操作块（204），一对反向跟踪存储块（206,207） 反向跟踪存储控制块（208）和反向跟踪块（210）。 分支度量运算块（202）计算分支矩阵。 当通过具有各种长度的块的单元来解码时，ACS操作块（203）提供路径量度值和反向跟踪控制信息，通知每个块的解码结束。 归一化操作块（204）接收从ACS操作块（203）输出的所有状态的路径度量值，以便对接收到的路径度量值进行归一化，并将归一化路径度量值输出到ACS操作块（203）。 一对反向跟踪存储块（206,207）以块的形式存储从ACS操作块（203）输出的路径信息。 反向跟踪存储控制块（208）控制两个反向跟踪存储块（206,207），以交替地输出存储在其中的路径信息。 并且，反向跟踪块（210）通过使用从两个反向跟踪存储块（206,207）输出的所有状态中选择的路径信息来执行实际解码。

    레딕스-8 단일 경로 지연 전달 구조의 고속 퓨리에 변환장치 및 그 방법
    50.
    发明公开
    레딕스-8 단일 경로 지연 전달 구조의 고속 퓨리에 변환장치 및 그 방법 失效
    RADIX-8单路延迟传递器结构的高速傅里叶变换装置及其方法

    公开(公告)号：KR1020030054300A

    公开(公告)日：2003-07-02

    申请号：KR1020010084441

    申请日：2001-12-24

    Applicant: 한국전자통신연구원

    Inventor： 이영하 ,  박윤옥

    IPC: G06F17/14

    Abstract: PURPOSE: A device for a high speed fourier transform of a radix-8 single path delay commutator structure and a method thereof are provided to combine a merit of a radix-4 single-path delay commutator structure with a merit of a radix-8 single path delay commutator structure. CONSTITUTION: A modified radix-4 single-path delay commutator unit(100) rearranges a real number input(real_in) and an imaginary number input(imag_in) of a complex number in parallel in accordance with a control signal of a timing control unit(500) and outputs the rearranged input to a radix-4 butterfly unit(200) as four parallel data pairs. The radix-4 butterfly unit(200) receives the four parallel data pairs sequentially, executes a radix-4 butterfly calculation repeatedly, and outputs the result value. A rotation factor multiplication unit(300) multiplies a specific rotation factor by specific data out of the data being output in the radix-4 butterfly unit(200) and outputs the result value. An accumulation unit(400) accumulates data being output in the rotation factor multiplication unit(300) and outputs data corresponded to a radix-8. A timing control unit(500) creates control signals being used in the modified radix-4 single-path delay commutator unit(100), the radix-4 butterfly unit(200), the rotation factor multiplication unit(300), and the accumulation unit(400), and controls the total operations.

    Abstract translation: 目的：提供一种用于基数为8路单路延迟换向器结构的高速傅立叶变换的装置及其方法，用于将基数4单路延迟换向器结构的优点与基数为8的单路延迟换向器结构的优点相结合 路径延迟换向器结构。 构成：修正的基数-4单路延迟换向器单元（100）根据定时控制单元的控制信号并行地重排复数的实数输入（real_in）和虚数输入（im​​ag_in） 500），并且将重新排列的输入作为四个并行数据对输出到基数-4蝶形单元（200）。 基数-4蝶形单元（200）顺序接收四个并行数据对，重复执行基数-4蝶形运算，并输出结果值。 旋转因数乘法单元（300）将特定的旋转因子乘以基数-4蝶形单元（200）中输出的数据中的特定数据，并输出结果值。 累积单元（400）累积在旋转因子乘法单元（300）中输出的数据，并输出与基数-8相对应的数据。 定时控制单元（500）创建在修正的基数4单路径延迟换向器单元（100）中使用的控制信号，基数-4蝶形单元（200），旋转因子乘法单元（300）和积累 单元（400），并控制总操作。

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