-
公开(公告)号：KR1020050043282A
公开(公告)日：2005-05-11
申请号：KR1020030078117
申请日：2003-11-05
Applicant: 한국전자통신연구원
IPC: H04L12/28
Abstract: 본 발명에 의한 방송트래픽과 인터넷트래픽을 통합 처리하는 홈게이트웨이 장치 및 그 방법은 액세스망으로부터 방송트래픽과 인터넷트래핏이 혼합된 하향신호를 분리하여 출력하고, 댁내망으로부터 입력되는 상향신호를 상기 액세스망에 부합되는 전송속도로 변환하여 출력하는 방송통신분류부; 상기 인터넷트래픽을 상기 댁내망내의 적어도 하나 이상의 사용자단말에 적합하도록 프로토콜변환을 수행하고, 상기 상향신호에 대하여는 상기 액세스망에 적합하도록 프로토콜변환을 수행하는 제어부; 및 상기 사용자단말로 방송트래픽 혹은 인터넷트래핏을 출력하고, 상기 사용자로부터 상기 상향신호를 수신하여 상기 제어부로 출력하는 사용자인터페이스부;를 포함하는 것을 특징으로 하며, 기존의 분리된 방송 및 통신 선로를 이용하던 방법에서 벗어나 단일선로의 방송통신 융합채널로부터 들어오는 기가비트급 방송패킷 및 통신 패킷을 댁내에서 필요로 하는 대역폭으로 필터링하고 분리하기위한 방송통신 분류장치를 이용하여 수 백 Mbps 이상의 인터넷 HDTV 방송 및 통신 융합 서비스를 지원할 수 있는 저가의 홈 게이트웨이를 제공할 수 있다.
-
公开(公告)号：KR100279733B1
公开(公告)日：2001-02-01
申请号：KR1019970071652
申请日：1997-12-22
IPC: H05K3/46
Abstract: 본 발명은 박판화된 다층기판에서 기수모드(Odd Mode) 임피던스 50[Ω]을 제어 하기 위한 PCB 적층 구조와 배선 구조에 관한 것으로서, 프리프레그-라미네이트-프리프레그(Prepreg - Laminate - Prepreg) 혹은 라미네이트-프리프레그-라미네이트(Laminate - Prepreg - Laminate) 순으로 박판화된 PCB 적층 구조에서, 유전체 두께의 비율 1:2:1로 형성하고, 그 라미네이트(Laminate) 상하에 한개의 신호를 동일 진폭이면서 전압극성 혹은 전류흐름방향이 반대인 두 개의 신호로 변환/ 구동하여 전송하는 각각 상하로 평행하는 듀얼-오프셋 스트립라인(Dual-offset Stripline) 구조의 차동구동배선을 형성함으로써, 프리프레그-라미네이트-프리프레그(Prepreg - Laminate - Prepreg) 혹은 라미네이트-프리프레그-라미네이트(Laminate - Prepreg - Laminate) 순으로 된 PCB 적층 구조에서 3층 전체 유전체 두께 0.42[m m] ~ 0.62[mm]로 박판화 된 경우 배선 가능한 최소 도체폭 약 0.1[mm]로 차동 구동의 기수모드(Odd Mode) 임피던스 약 50[Ω]을 구현 할 수 있는 PCB 적층 구조와 배선 구조를 제공할 수 있으며, 프리프레그-라미네이트-프리프레그(Prepreg - Laminate - Prepreg) 혹은 라미네이트-프리프레그-라미네이트(Laminate - Prepreg - Laminate) 순으로 된 PCB 적층 구조를 사용함으로써 유전체 두께의 비율이 1:2:1일 때 차동 구동의 기수모드(Odd Mode) 최대의 임피던스를 얻을 수 있고, 이 구조에서 듀얼-오프셋 스트립라인(Dual-offset Stripline)의 기수모드(Odd Mode) 임피던스는 종래의 구조 보다 약 8%~16% 증가시킬 수 있는 효과를 갖는다.
-
公开(公告)号：KR100275512B1
公开(公告)日：2000-12-15
申请号：KR1019980017909
申请日：1998-05-19
IPC: H01R13/719
Abstract: PURPOSE: A high-speed signal pin is provided to improve a maximum pin use efficiency, match an impedance around about 50 ohm, and minimize a connector cross-talk. CONSTITUTION: A 5 plus 2 column connector, where a high-speed signal pine(1) is surrounded by a ground pin(2) so as to be driven differentially, is coupled with a rear surface of a back plane. Remaining high-speed signal pins(1) and ground pins(2) at one side of the 5 plus 2 column connector are arranged so as to form high-speed single-end signal lines(f,g,h) between Daughter boards. The ground pins(2) of the single-end signal lines(f,g,h) are arranged in a zig-zag shape. A ration of the high-speed signal pin to the ground pin is about 1:1.
Abstract translation: 目的：提供高速信号引脚以提高最大引脚使用效率，使阻抗约为50欧姆，并将连接器串扰最小化。 构成：一个5加2列连接器，其中高速信号松（1）由接地引脚（2）包围以便被差分地驱动，与后平面的后表面耦合。 配置5加2列连接器一侧的高速信号引脚（1）和接地引脚（2），以在子板之间形成高速单端信号线（f，g，h）。 单端信号线（f，g，h）的接地引脚（2）以Z字形排列。 高速信号引脚对接地引脚的比例约为1：1。
-
公开(公告)号：KR100261298B1
公开(公告)日：2000-07-01
申请号：KR1019970053451
申请日：1997-10-17
IPC: H01R33/76
Abstract: PURPOSE: A socket for testing a ball grid array built-in a printing circuit board is provided to enable BGA ball pins to connect to an internal layer of a PCB board by penetrating a subordinate PTH, and by inserting a BGA testing socket into the soldering surface of the PCB board of the subordinate PTH. CONSTITUTION: An FR-4 PCB board mutually connects the first pin(30) located inside of a BGA testing socket through a wiring with the second pin(40) located outside of the socket. The wiring controls an impedance. The diameter 0.3mm of the end of a short side(31) represents the size after a Tin-Lead plating. The size includes a (+) tolerance. The length 2.41mm side(31) of the first pin(30) is combined with an FR4-PCB of a BGA testing socket through a soldering. The length 1.78mm side(33) of the first pin(30) is combined with a subordinate PTH of the soldering surface of the PCB board equipped with a BGA chip.
Abstract translation: 目的：提供内置打印电路板的球栅阵列测试插座，使BGA球形针通过穿透下级PTH连接到PCB板的内层，并将BGA测试插座插入焊接 下层PTH PCB板的表面。 构成：FR-4 PCB板通过布线将位于BGA测试插座内部的第一引脚（30）与位于插座外部的第二引脚（40）相互连接。 接线控制阻抗。 短边（31）端部的直径0.3mm表示镀锡后的尺寸。 尺寸包括（+）公差。 第一针脚（30）的长度2.41mm（31）通过焊接与BGA测试座的FR4-PCB组合。 第一销（30）的长度为1.78mm的侧面（33）与配备有BGA芯片的PCB板的焊接表面的从属PTH组合。
-
公开(公告)号：KR100249514B1
公开(公告)日：2000-03-15
申请号：KR1019970073031
申请日：1997-12-24
IPC: H04L12/28
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 셀지연 우선순위 큐잉 대역폭 동적 할당 방법에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은, 스위치에 입력되는 각 셀의 셀 지연 우선순위를 4가지로 분류하고, 각 셀 지연 우선순위별로 버퍼 메모리에 대한 동적인 큐잉 대역폭을 트래픽 상황에 따라 유동적으로 할당하는 비동기전달모드 스위치에서 셀지연 우선순위 큐잉 대역폭 동적 할당 방법을 제공하고자 함.
3. 발명의 해결방법의 요지
본 발명은, 시스템 운용중 초기화될 수 있는 각 셀지연 우선순위 유형별 버퍼관리 애트리뷰트를 구성하는 제 1 단계; 셀 지연 우선순위 제어 요구 신호를 수신하면 구성된 애트리뷰트의 특성에 따라 시스템 운용중 각 셀의 유형별로 점유될 수 있는 버퍼 메모리 영역을 조정하는 제 2 단계; 및 상기 버퍼 크기에 대한 셀지연 우선순위 유형별 서비스 임계치에 따라 트래픽을 제어하는 제 3 단계를 포함함.
4. 발명의 중요한 용도
본 발명은 ATM 스위치 등에 이용됨.-
Patent Agency Ranking
公开(公告)号：KR1019990050358A
公开(公告)日：1999-07-05
申请号：KR1019970069477
申请日：1997-12-17
IPC: G06F13/36
Abstract: 본 발명에서는 8비트 데이터 버스를 갖는 프로세서 인터페이스 장치(PIU)와 32 비트 입력 데이터 버스 및 출력 데이터 버스를 갖는 내부 버스 상태 머신 (IBSM) 사이에 위치하여 PIU와 IBSM 간의 데이터의 전달을 수행하는 로컬 버스 상태 머신(LBSM)의 구성에 있어서 연속적인 쓰기 동작 수행시 대기시간을 제거하기 위한 방법에 관한 것이다. 본 발명에서는 LBSM을 분리하여 LBSM에서 IBSM으로 데이터 쓰기를 수행하는 로컬 버스 상태 슬레이브 머신(LBSSM)과, PIU와 LBSM 사이의 읽기/쓰기 동작을 수행하고 LBSM과 IBSM 사이의 읽기 동작을 수행하는 로컬 버스 상태 마스터 머신(LBSMM)을 두어, PIU가 연속적인 쓰기 동작을 할 수 있게 하였다.
-
公开(公告)号：KR1019990047351A
公开(公告)日：1999-07-05
申请号：KR1019970065712
申请日：1997-12-03
IPC: H04L7/02
Abstract: 본 발명은 비트분할출력 버퍼형 ATM스위치의 버퍼동기장치에 관한 것으로서, 별도의 제어소자없이 분할된 입력셀의 각 비크들이 동기되어 버퍼에 쓰고 읽기 위해 각 비트들을 저장하기 위한 버퍼수단, 버퍼선택신호와 쓰기번지를 생성하는 쓰기신호생성수단, 쓰기신호생성수단에서 출력되는 제어신호를 부호화하는 쓰기신호 부호화수단, 부호화된 쓰기신호를 보드상의 전달과정에서의 오류유무를 확인할 수 있도록 신호를 생성하는 출력쓰기신호보호비트생성수단, 입력되는 쓰기신호를 보드상의 전달과정에서의 오류를 확인하는 입력쓰기신호 보호비트확인수단, 입력쓰기신호 보호비트확인수단에서 출력되는 쓰기신호를 복호화하여 쓰기번지와 버퍼선택신호를 추출하는 입력쓰기신호 복호화수단, 버퍼수단에 읽기 제어신호를 생성하는 읽기신호� �성수단, 읽기신호생성수단에서 출력되는 제어신호를 부호화하는 읽기신호부호화수단, 부호화된 제어신호를 보드상의 전달과정에서의 오류유무를 확인할 수 있도록 신호를 생성하는 출력읽기신호 보호비트 생성수단, 입력되는 읽기신호를 보드상의 전달과정에서의 오류룰 확인하는 입력읽기신호 보호비트 확인수단, 입력 읽기신호 보호비트 확인수단에서 출력되는 제어신호를 복호화하여 읽기번지와 버퍼선택신호를 추출하는 읽기신호복호화수단으로 구성함으로써, 스위치동작의 안정성을 확인할 뿐만 아니라 스위치 보드내의 소자수와 핀 수를 줄일 수 있는 효과가 있다.
-
公开(公告)号：KR1019990032410A
公开(公告)日：1999-05-15
申请号：KR1019970053451
申请日：1997-10-17
IPC: H01R33/76
Abstract: 본 발명은 개발 단계에 있는 BGA(Ball Grid Array)형 칩을 PCB 보드에 실장 한 후 PCB 보드 납땜면에서 BGA 칩을 시험하기 위한 BGA 시험용 소켓에 관한 것이다. 기존의 방법은 PCB보드에 실장된 BGA 칩 주변에 많은 플레이티드 통과 홀(PTH)을 뚫어서 이 PTH에 시험 장치를 연결하여 시험한다. 이 방법을 사용 하여 BGA 칩의 모든 핀들을 시험 하려면 다량의 PTH를 뚫어야 되며, 이것에 의해 BGA 주변의 배선의 복잡화 및 부품간 큰 여유 공간(Clearance)을 요구 한다. 또한 시험이 끝난 후 시험용 PTH 제거를 위해 PCB보드의 재 제작 문제 등이 존재 한다. 이러한 문제점들을 제거 하기 위해, PCB보드에 BGA 칩 실장시 BGA 볼 핀들이 PCB보드 내층과 연결 목적으로 보조 PTH를 뚫게 되며 이 보조 PTH의 PCB보드 납땜면에 BGA 시험용 소켓을 삽입하여 전기적 시험을 한다.
-
公开(公告)号：KR1019960027672A
公开(公告)日：1996-07-22
申请号：KR1019940032861
申请日：1994-12-05
IPC: H04L12/24
Abstract: 본 발명은 종합정보통신망의 사용자-망 접속 선로 극성 검출기에 관한 것으로, 선로 입력 정보 복호수단(1); 직병렬 변환수단(2); 프레임 표시 검출수단(3); 프레임 표시 검출 신호 표시수단(4); 프레임 타임 슬롯 발생 수단(5); 프레임 동기수단(6); 슈퍼 프레임 표시 검출 신호 제어수단(7); 슈퍼 프레임 타임 슬롯 발생 수단(8); 및 선로 극성 검출 및 슈퍼 프레임 동기수단(9)을 구비하고 있으며, 종합정보 통신망에서 핵심적인 역할을 수행하는 유-인터페이스 송수신기를 구성하는 기능 블럭으로 사용되며, 전술한 선행 기술에 비하여 간결하게 하드웨어 구현이 가능한 효과가 있다.
-
-
-
-
-
-
-
-
-
Search Results
99
records
(took 0.024 seconds)
