公开(公告)号：WO2016091708A1

公开(公告)日：2016-06-16

申请号：PCT/EP2015/078478

申请日：2015-12-03

Applicant: COMMISSARIAT A L'ENERGIE ATOMIQUE ET AUX ENERGIES ALTERNATIVES ,  STMICROELECTRONICS (CROLLES 2) SAS ,  UNIVERSITÉ JOSEPH FOURIER - GRENOBLE 1

Inventor： CHAPPAZ, Cédrick ,  CASSET, Fabrice ,  BASROUR, Skandar ,  GORISSE, Marie

IPC: B06B1/06 ,  G06F3/01 ,  G10K11/20 ,  G10K11/36 ,  H03H9/05

CPC classification number: B06B1/0644 ,  G06F1/1626 ,  G06F1/1684 ,  G06F3/016 ,  G10K11/20 ,  G10K11/36

Abstract: L'invention concerne un dispositif vibrant comprenant : - un premier support (1) configuré pour se déformer présentant une surface (S) définie dans un plan selon des directions X et Y; - au moins un actionneur (2) configuré pour générer des modes de plaque se propageant dans ledit premier support; - ledit premier support comportant : o au moins un défaut vis-à-vis de la propagation des modes de plaque; o ledit défaut étant de nature géométrique ou correspondant à une hétérogénéité de structure; caractérisé en ce qu'il comporte : - un second support (4); - au moins un réflecteur mécanique encastré (3) solidaire dudit premier support et en contact avec ledit premier support, configuré pour bloquer ledit premier support selon au moins une direction Z perpendiculaire auxdites directions X et Y, ledit réflecteur mécanique étant solidaire dudit second support et; - ledit réflecteur mécanique encastré étant configuré pour isoler une zone dite active (Sa) appartenant à ladite surface (S) définie dans un plan selon des directions X et Y dans laquelle se propagent les modes de plaque, ladite zone active excluant ledit défaut; - ledit actionneur étant situé dans ladite région active.

Abstract translation: 本发明涉及一种振动装置，包括： - 构造成可变形的第一支撑件（1），其具有在沿着X和Y方向的平面中限定的表面（S）; - 至少一个致动器（2），其构造成产生在所述第一支撑件中传播的板模式; - 所述第一支撑件包括：相对于板模的传播的至少一个缺陷; o所述缺陷具有几何性质或对应于结构异质性; 其特征在于，它包括： - 第二支撑件（4）; - 刚性地连接到所述第一支撑件并且与所述第一支撑件接触的至少一个嵌入式机械反射器（3）被构造成在垂直于所述方向X和Y的至少一个方向Z上阻挡所述第一支撑件，所述机械反射器刚性地连接 表示第二支持; - 所述嵌入式机械反射器被配置为隔离属于所述表面（S）的所谓有源区域（Sa），所述有源区域（S）限定在平板模式传播的方向X和Y的平面中，所述有源区域不包括所述缺陷; - 所述致动器位于所述有源区域中。

公开(公告)号：WO2012080162A1

公开(公告)日：2012-06-21

申请号：PCT/EP2011/072434

申请日：2011-12-12

Applicant: STMICROELECTRONICS SA ,  STMICROELECTRONICS (CROLLES 2) SAS ,  MAZOYER, Pascale ,  HALIMAOUI, Aomar

Inventor： MAZOYER, Pascale ,  HALIMAOUI, Aomar

IPC: H01M8/16 ,  H01M8/10 ,  H01G9/02

CPC classification number: H01M8/16 ,  H01G11/52 ,  H01G11/78 ,  H01M8/1097 ,  H05K5/02 ,  Y02E60/13 ,  Y02E60/521 ,  Y02E60/527

Abstract: Boîtier, comprenant un corps (1) comportant un premier élément (10) en silicium et un deuxième élément (20) en silicium poreux, au moins une première cavité (31) ménagée dans le silicium poreux, une première zone de contact électriquement conductrice (41) électriquement couplée à au moins une partie (310) d'au moins une paroi interne de ladite au moins une première cavité (31), une deuxième zone de contact électriquement conductrice (42) électriquement couplée à une portion (320) dudit deuxième élément (20) différente des parois internes de ladite au moins une première cavité (31), les deux zones de contact (41, 42) étant mutuellement électriquement isolées.

Abstract translation: 本发明涉及一种壳体，其包括包括第一硅元件（10）和第二多孔硅元件（20）的主体（1），设置在多孔硅中的至少一个第一腔（31），第一导电触点 区域（41），其电耦合到所述至少一个空腔（31）的至少一个内壁的至少一部分（310）;第二导电接触区域（42），其电耦合到不同的 所述至少一个第一空腔（31）的内壁的所述第二元件（20）的部分（320），所述两个接触区域（41,42）彼此电绝缘。

公开(公告)号：WO2011000898A1

公开(公告)日：2011-01-06

申请号：PCT/EP2010/059335

申请日：2010-07-01

Applicant: COMMISSARIAT À L'ÉNERGIE ATOMIQUE ET AUX ÉNERGIES ALTERNATIVES ,  STMICROELECTRONICS (CROLLES 2) SAS ,  DI CIOCCIO, Léa ,  GUEGUEN, Pierric ,  RIVOIRE, Maurice

Inventor： DI CIOCCIO, Léa ,  GUEGUEN, Pierric ,  RIVOIRE, Maurice

IPC: B81C1/00

CPC classification number: B81C1/00269 ,  B81C1/00301 ,  B81C2203/0109 ,  B81C2203/019 ,  B81C2203/038 ,  H01L24/03 ,  H01L24/05 ,  H01L24/08 ,  H01L24/80 ,  H01L2224/05547 ,  H01L2224/08148 ,  H01L2224/80357 ,  H01L2224/80895 ,  H01L2224/80896 ,  H01L2924/1461 ,  H01L2924/00

Abstract: 1. Procédé de collage d'un premier élément en cuivre sur un deuxième élément en cuivre comportant une étape de formation d'une couche cristalline de cuivre enrichie en oxygène sur chacune des surfaces de chacun des premier et deuxième éléments par lesquelles les éléments seront en contact, l'épaisseur totale des deux couches étant inférieure à 6 nm, ladite étape comprenant : a) au moins une étape de polissage des surfaces de sorte à obtenir une rugosité inférieure à 1 nm RMS, et des surfaces hydrophiles; b) au moins une étape de nettoyage des dites surfaces afin de supprimer la présence de particules dues au polissage et la majeure partie des inhibiteurs de corrosion; c) une étape de mise en contact des deux couches cristallines de cuivre enrichies en oxygène.

Abstract translation: 本发明涉及一种用于将第一铜元件粘附到第二铜元件上的方法，包括在第一元件和第二元件中的每一个的每个表面上形成富氧铜结晶层的步骤，借此， 元件将接触，两层的总厚度小于6nm，所述步骤包括：a）至少一个抛光表面的步骤，以获得小于1nm的RMS和亲水表面的粗糙度; b）清洁所述表面的至少一个步骤，以便从抛光过程和大部分腐蚀抑制剂中除去任何颗粒; 和c）使富氧铜的两个结晶层接触的步骤。

公开(公告)号：WO2009071595A2

公开(公告)日：2009-06-11

申请号：PCT/EP2008/066733

申请日：2008-12-03

Applicant: COMMISSARIAT A L'ENERGIE ATOMIQUE ,  STMICROELECTRONICS (CROLLES 2) SAS ,  OLLIER, Eric ,  BARON, Thomas

Inventor： OLLIER, Eric ,  BARON, Thomas

IPC: B81C1/00

CPC classification number: B81C1/00246 ,  B81C2203/0728 ,  H01L2924/0002 ,  H01L2924/00

Abstract: Procédé de réalisation d'un dispositif (100) comprenant au moins un circuit intégré (104) et au moins un N/MEMS (122), comportant au moins les étapes de : réalisation du N/MEMS dans au moins une couche supérieure (116) disposée au moins au-dessus d'une première portion d'un substrat (120), réalisation du circuit intégré dans une seconde portion du substrat et/ou dans une couche à base de semi-conducteur disposée au moins au-dessus de la seconde portion du substrat, et comportant en outre la réalisation d'un capot (124) encapsulant le N/MEMS à partir d'au moins une couche utilisée pour la réalisation d'une grille (114) du circuit intégré et/ou pour la réalisation d'au moins un contact (128, 130, 132, 134) électrique du circuit intégré.

Abstract translation:

处理程序; （100）包括至少一个集成电路; （104）和至少一个N / MEMS（122），至少包括以下步骤：在至少一个上层（116）中的N / 集成所述集成电路的衬底（120）的第一部分; 在衬底的第二部分中和/或在尿布中; 半导体基底，其至少设置在所述衬底的所述第二部分上方，并且还包括封装所述N / MEMS＆gt;膜的盖（124）的实现。 来自用于实现集成电路的电网（114）的至少一个层; 和/或用于实现内部电路的至少一个电触点（128,130,132,134）。

公开(公告)号：WO2009040328A1

公开(公告)日：2009-04-02

申请号：PCT/EP2008/062622

申请日：2008-09-22

Applicant: STMicroelectronics (Crolles 2) SAS ,  NXP B.V. ,  CORONEL, Philippe ,  DUMONT, Benjamin ,  POUYDEBASQUE, Arnaud ,  MÜLLER, Markus

Inventor： CORONEL, Philippe ,  DUMONT, Benjamin ,  POUYDEBASQUE, Arnaud ,  MÜLLER, Markus

IPC: H01L21/335 ,  H01L29/06

CPC classification number: H01L29/0665 ,  B82Y10/00 ,  H01L29/0673 ,  Y10S977/762

Abstract: A process for forming a wire portion (10 1 , 10 2 ) in an integrated electronic circuit comprises epitaxially growing the wire portion on a side surface of a seed layer portion (1 1 , 1 2 ). Cross-sectional dimensions of the wire portion correspond to a thickness of the seed layer portion and to a duration of the growing step. The seed layer portion is then selectively removed while the wire portion is retained fixedly on the circuit. Afterwards, heating of the circuit can cause the wire portion becoming rounded in cross-section. The wire portion obtained may be about 10 nanometers in diameter. It may be used for forming a channel of a MOS transistor devoid of short channel effect.

Abstract translation: 在集成电子电路中形成导线部分（101,102）的工艺包括在种子层部分（11,12）的侧表面上外延生长线部分。 线部分的横截面尺寸对应于种子层部分的厚度和生长步骤的持续时间。 然后选择性地去除晶种层部分，同时线部分固定地保持在电路上。 之后，电路的加热会导致导线部分的横截面变圆。 获得的导线部分的直径可以为约10纳米。 它可以用于形成没有短沟道效应的MOS晶体管的沟道。

公开(公告)号：WO2008081227A1

公开(公告)日：2008-07-10

申请号：PCT/IB2007/000538

申请日：2007-01-05

Applicant: FREESCALE SEMICONDUCTOR, INC. ,  STMICROELECTRONICS (CROLLES 2) SAS ,  RIVIERE-CAZAUX, Lionel J ,  RAJPUT, Ashish

Inventor： RIVIERE-CAZAUX, Lionel J ,  RAJPUT, Ashish

IPC: G06F17/50

CPC classification number: G06F17/5081

Abstract: Method and apparatus for designing an integrated circuit, IC, layout by identifying one or more defects in a feature (110, 120) within the IC layout (20). Determining if an identified defect is improvable (30). Calculating an improvability metric of the IC layout based on the number of improvable defects and the total number of identified defects (60).

Abstract translation: 通过识别IC布局（20）内的特征（110,120）中的一个或多个缺陷来设计集成电路，IC布局的方法和装置。 确定识别的缺陷是否可改善（30）。 基于可改进缺陷的数量和所识别缺陷的总数，计算IC布局的可改进度量（60）。

公开(公告)号：WO2007099428A1

公开(公告)日：2007-09-07

申请号：PCT/IB2007/000455

申请日：2007-02-26

Applicant: STMICROELECTRONICS (CROLLES 2) SAS ,  KONINKLIJKE PHILIPS ELECTRONICS N.V. ,  TORRES, Joaquin ,  ARNAL, Vincent ,  GOSSET, Laurent-Georges ,  BESLING, Wim

Inventor： TORRES, Joaquin ,  ARNAL, Vincent ,  GOSSET, Laurent-Georges ,  BESLING, Wim

IPC: H01L21/768

CPC classification number: H01L21/76835 ,  H01L21/76807 ,  H01L21/76814 ,  H01L21/76831 ,  H01L21/76844

Abstract: Method for manufacturing a semiconductor device comprising an interconnect comprising electrically conductive portions, in a dielectric layer made of a first dielectric material. A trench is formed in the dielectric layer. The method further comprises removing exposed portions of the dielectric layer which form the side walls of the trench and depositing a dielectric liner on the side walls of the trench, said liner being made of a second dielectric material.

Abstract translation: 在由第一介电材料制成的电介质层中制造半导体器件的方法，所述半导体器件包括包括导电部分的互连。 在电介质层中形成沟槽。 该方法还包括去除形成沟槽侧壁的电介质层的暴露部分，并在沟槽的侧壁上沉积电介质衬垫，所述衬垫由第二电介质材料制成。

公开(公告)号：WO2007068393A1

公开(公告)日：2007-06-21

申请号：PCT/EP2006/011792

申请日：2006-12-07

Applicant: STMICROELECTRONICS (CROLLES 2) SAS ,  KONINKLIJKE PHILIPS ELECTRONICS N.V. ,  MULLER, Markus ,  MONDOT, Alexandre ,  POUYDEBASQUE, Arnaud

Inventor： MULLER, Markus ,  MONDOT, Alexandre ,  POUYDEBASQUE, Arnaud

IPC: H01L21/28 ,  H01L29/49 ,  H01L21/8238

CPC classification number: H01L29/4983 ,  H01L21/28105 ,  H01L21/823835 ,  H01L21/823842

Abstract: The integrated circuit comprises at least one MOS transistor (T) including a gate (GR) having a bottom part in contact with the gate oxide. Said bottom part has an inhomogeneous work function (WFB, WFA) along the length of the gate between the source and drain regions, the value of the work function being greater at the extremities of the gate than in the centre of the gate. The gate comprises a first material (A) in the centre and a second material (B) in the remaining part. Such configuration is obtained for example by silicidation.

Abstract translation: 集成电路包括至少一个MOS晶体管（T），其包括具有与栅极氧化物接触的底部的栅极（GR）。 所述底部部分沿着源极和漏极区域之间的栅极长度具有不均匀的功函数（WFB，WFA），在栅极的末端处的功函数值大于栅极的中心。 该门包括中心的第一材料（A）和剩余部分中的第二材料（B）。 这种配置例如通过硅化获得。

公开(公告)号：WO2007054125A1

公开(公告)日：2007-05-18

申请号：PCT/EP2005/013528

申请日：2005-11-08

Applicant: FREESCALE SEMICONDUCTOR, INC. ,  STMICROELECTRONICS (CROLLES 2) SAS ,  STMICROELECTRONICS SRL ,  KORDIC, Srdjan ,  PETITDIDIER, Sebastien ,  FARKAS, Janos ,  DEL MONACO, Silvio

Inventor： KORDIC, Srdjan ,  PETITDIDIER, Sebastien ,  FARKAS, Janos ,  DEL MONACO, Silvio

IPC: B24B7/04 ,  B24B7/22 ,  B24B37/04 ,  B24B53/00 ,  B24B57/02 ,  B23H5/08

CPC classification number: B23H5/08 ,  B24B53/001 ,  B24B53/017 ,  C25F1/00

Abstract: A system for removing particles from a polishing pad to improve the efficiency of the removal of material by the polishing pad as part of a chemical-mechanical polishing process, the system comprising a polishing pad; a fluid dispenser arranged to dispense a fluid on the polishing pad; and removal means, wherein the removal means include a heater for increasing the temperature of the fluid dispensed on the polishing pad, and/or voltage means for coupling the polishing pad to a voltage source for repelling charged particles from the polishing pad surface while the fluid dispenser is dispensing the fluid on the polishing pad.

Abstract translation: 一种用于从抛光垫去除颗粒以提高抛光垫作为化学机械抛光工艺的一部分去除材料的效率的系统，该系统包括抛光垫; 流体分配器，布置成在抛光垫上分配流体; 和去除装置，其中所述去除装置包括用于增加分配在抛光垫上的流体的温度的加热器和/或用于将抛光垫耦合到电压源的电压装置，用于从抛光垫表面排斥带电粒子，同时流体 分配器在抛光垫上分配流体。

公开(公告)号：WO2007045658A1

公开(公告)日：2007-04-26

申请号：PCT/EP2006/067509

申请日：2006-10-17

Applicant: STMICROELECTRONICS CROLLES 2 SAS ,  STMICROELECTRONICS SA ,  NXP B.V. ,  MÜLLER, Markus ,  MONDOT, Alexandre ,  BESSON, Pascal

Inventor： MÜLLER, Markus ,  MONDOT, Alexandre ,  BESSON, Pascal

IPC: H01L21/8238 ,  H01L21/311

CPC classification number: H01L21/31111 ,  H01L21/823814 ,  H01L21/823835 ,  H01L29/66545

Abstract: The invention concerns a method of fabricating a device, comprising the steps of forming a first silicon oxide layer within a first region of said device and a second silicon oxide layer within a second region of said device, implanting doping ions of a first type into said first region, implanting doping ions of a second type into said second region, and etching said first and second regions for a determined duration such that said first silicon oxide layer is removed and at least a part of said second silicon oxide layer remains.

Abstract translation: 本发明涉及一种制造器件的方法，包括以下步骤：在所述器件的第一区域内形成第一氧化硅层，在所述器件的第二区域内形成第二氧化硅层，将第一类型的掺杂离子注入到所述 第一区域，将第二类型的掺杂离子注入到所述第二区域中，并且蚀刻所述第一和第二区域一段确定的持续时间，以使得所述第一氧化硅层被去除并且所述第二氧化硅层的至少一部分保留。