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公开(公告)号：KR1019990018179A
公开(公告)日：1999-03-15
申请号：KR1019970041297
申请日：1997-08-26
Applicant: 삼성전자주식회사
Inventor： 박철성
IPC: G11C7/06
Abstract: 본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 고속 동작이 가능한 1차 감지 증폭기를 갖는 반도체 메모리 장치에 관한 것으로서, 메모리 셀 어레이가 n개의 메모리 셀 어레이 블록들로 나누어지고, 상기 X개의 메모리 셀 어레이 블록들은 다시 서브 블록 어레이들로 분리되고, 각 서브 블록에 저장된 데이터를 감지 및 증폭하는 1차 감지 증폭 수단을 포함하는 반도체 장치에 있어서, 상기 각 서브 블록 내의 비트 라인들을 m개의 비트라인군으로 나누고, 상기 각 비트라인군에 포함된 비트 라인들 중 셀 들의 좌측에 접속되는 제1비트 라인들은 제1섹션 데이터 라인에 접속되고 셀 들의 우측에 접속되는 제2비트 라인들은 제2섹션 데이터 라인에 접속되어 비트 라인을 증폭 및 데이터를 감지하는 m개의 1차 감지 증폭 수단들을 포함한다. 이와 같은 장치에 의해서 1차 감지 증폭기의 속도를 보다 향상시킬 수 있다.
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公开(公告)号：KR1019980077452A
公开(公告)日：1998-11-16
申请号：KR1019970014572
申请日：1997-04-18
Applicant: 삼성전자주식회사
Inventor： 박철성
IPC: G11C5/14 , G11C11/407
Abstract: 본 발명은 대기 전류 소모를 줄일 수 있는 밴드갭 기준전압 발생회로에 관한 것으로서, 외부로부터 전원전압을 인가받고, 외부로부터 인가된 로우레벨의 제어신호에 응답하여 전류를 공급하고, 하이레벨의 제어신호에 응답하여 상기 로우레벨의 제어신호때보다 많은 전류를 공급하는 전류 공급 수단과; 상기 전류 공급 수단으로부터 전류를 인가받아 이를 소정레벨로 분배하여 접지로 전달하는 전류 분배수단을 포함하는 밴드갭 기준 전압 발생 회로.
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公开(公告)号：KR1019980025567A
公开(公告)日：1998-07-15
申请号：KR1019960043734
申请日：1996-10-02
Applicant: 삼성전자주식회사
Inventor： 박철성
IPC: G11C11/407
Abstract: 본 발명은 반도체 메모리 장치의 지연회로에 관한 것으로, 외부전원전압의 변동에 적응적으로 선택된 지연회로로서 소정의 지연시간을 확보하여 신호 마아진을 확보하기 위한 지연회로에 관한 것이다. 본 발명의 요지는 반도체 메모리 장치의 지연회로에 있어서, 외부전원전압에 따라 소정의 지연시간을 조정하기 위하여 외부전원전압에 따라 하나 또는 그 이상의 서로 다른 경로들중 하나를 적응적으로 선택하여 각각의 지연시간을 확보하는 지연부와, 상기 지연부의 출력단에 입력단이 접속되어 소정 전압과 입력신호와의 논리조합에 의해 지연된 출력신호를 출력하는 구동부를 구비하는 것을 특징으로 한다.
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公开(公告)号：KR1019970076838A
公开(公告)日：1997-12-12
申请号：KR1019960018338
申请日：1996-05-28
Applicant: 삼성전자주식회사
IPC: G11C11/407
Abstract: 1.청구 범위에 기재된 발명이 속한 기술분야
반도체 메모리 장치에 관한 것이다.
2.발명이 해결하려고 하는 기술적 과제
안정된 라이트 리커버리 시간을 확보할 수 있는 반도체 메모리 장치를 제공함에 있다.
3.발명의 해결방법의 요지
메모리 셀들을 가지는 반도체 메모리 장치는 외부로부터 입력되는 데이타 신호의 레벨변화 또는 칩선택신호 및 라이트인에이블신호에 응답하여 쇼트펄스를 출력하는 제어부와; 라이트 리커버리 시간을 감소시키기 위해, 상기 쇼트펄스가 발생되는 이외의 구간에서 상기 메모리 셀들과 접속된 데이타라인들의 레벨을 소정레베로 차아지하기 위한 제어신호를 출력하는 라이트 드라이버를 구비한다.
4.발명의 중요한 용도
반도체 메모리 장치에 적합하게 사용된다.-
公开(公告)号：KR100122112B1
公开(公告)日：1997-12-05
申请号：KR1019940023618
申请日：1994-09-16
Applicant: 삼성전자주식회사
IPC: H03K19/20
Abstract: A circuit that low level input signal is transferred to a node(2) and a 1st PMOS transistor(MP21) is powered but a 1st NMOS transistor(MN21) is turned off. As a high voltage is charged to an output node(4), a bi-polar transistor(Q21) for pulling up is powered, and a high level pull up voltage appears in an output node(8). But a 2nd NMOS transistor(MN22), a 4th NMOS transistor(MN24) and a pull-down bi-polar transistor(Q22) are all turned off. While, when a high level input signal is transferred to an input node(2) the 1st NMOS transistor(MN21) is powered.
Abstract translation: 将低电平输入信号传送到节点（2）和第一PMOS晶体管（MP21）的电路供电，但第一个NMOS晶体管（MN21）关闭。 当高压被充电到输出节点（4）时，用于提升的双极晶体管（Q21）被供电，并且在输出节点（8）中出现高电平上拉电压。 但是第二NMOS晶体管（MN22），第四NMOS晶体管（MN24）和下拉双极晶体管（Q22）都被截止。 而当高电平输入信号被传送到输入节点（2）时，第一NMOS晶体管（MN21）被供电。
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Patent Agency Ranking
公开(公告)号：KR1019970071791A
公开(公告)日：1997-11-07
申请号：KR1019960012916
申请日：1996-04-25
Applicant: 삼성전자주식회사
IPC: G11C11/22
Abstract: 1. 청구 범위에 기재된 발명이 속한 기술분야
강유전체 물질을 이용하여 형성된 커패시터를 메모리로서 이용하는 불휘발성 반도체 메모리 장치에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
강유전체 커패시터의 스위칭에 의한 분극감소를 최소화하기 위한 불휘발성 반도체 메모리 장치를 제공함에 있다.
3. 발명의 해결방법의 요지
센스앰프에 의해 각기 대칭분할되며, 상기 비트라인에 일단이 접속되는 구동트랜지스터와 커패시터로 구성된 다수의 메모리 셀 어레이부와; 상기 비트라인에 접속되고, 라이트 제어신호에 의해 미리 설정된 전압 레벨을 가지고, 그 전압레벨에 대응하여 상기 메모리 셀 어레이의 데이타를 리이드 및 라이트하기 위한 기준셀부를 포함하는 것을 요지로 한다.
4. 발명의 중요한 용도
강유전체 커패시터 불휘발성 반도체 메모리 장치에 적합한다.-
公开(公告)号：KR1019970024589A
公开(公告)日：1997-05-30
申请号：KR1019950034950
申请日：1995-10-11
Applicant: 삼성전자주식회사
IPC: H03K19/00
Abstract: 노이즈를 감소시켜 고속 반도체 장치가 안정된 동작을 할 수 데이터 출력 버퍼를 개시한다. 반도체 장치 출력버퍼의 로드(Load)를 구동하는 드라이버에 있어서, 단펄스를 입력으로 하는 초기 구동 드라이버가 펄스폭 동안에만 드라이버하고 상기 초기 구동 드라이버의 값을 유지하는 안정상태(Stable-State) 드라이버로 구성된 것을 특징으로 하는 반도체 장치의 출력버퍼를 제공한다. 따라서, 본 발명에 의하면, 스윗칭 속도 향상을 위한 초기 구동 드라이버로 교류(AC)용 출력 트랜지스터의 입력을 단펄스(Short Pulse)로 인가함으로써 피크(Peak) 전류를 적게하여 노이즈를 감소시키고 안정상태(Stable-State) 드라이버로 초기 구동 드라이버의 값을 유지하여 고속 반도체 장치의 안정화를 도모할 수 있다.
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公开(公告)号：KR1019970017663A
公开(公告)日：1997-04-30
申请号：KR1019950030102
申请日：1995-09-14
Applicant: 삼성전자주식회사
Inventor： 박철성
IPC: G11C11/413
Abstract: 1. 청구 범위에 기재된 발명이 속한 기술분야
바이 씨 모오스 센스 앰프의 안정된 데이타의 출력을 보장하기 위한 반도체 메모리 장치의 레벨 컨버터 회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
안정된 데이타의 출력을 보장하기 위한 반도체 메모리 장치의 센스 앰프 레벨 컨버터를 제공함에 있다.
3. 발명의 해결방법의 요지
바이 씨 모오스 센스 앰프의 안정된 데이타의 출력을 보장하여 노이즈를 감소시키고 고속으로 상기 센스 앰프를 동작시키기 위한 반도체 메모리 장치의 센스 앰프 레벨 컨버터 회로에 있어서 소오스에는 전원전압이 수신되고 게이트에는 상기 센스 앰프 출력 신호인 제1상태의 신호가 수신되는 제1피형 모오스 트랜지스터와, 드레인에는 상기 제1피형 모오스 트랜지스터의 드레인과 연결되고 게이트에는 기준전압이 수신되어 상기 제1상태의 신호에 직류전류를 제어하기 위한 제2엔형 모오스 트랜지스터와, 드레인에는 상기 제2엔형 모오스 트랜지스터의 소오스와 연결되고 게이트에는 상기 제1상태의 신호가 수신되고 소오스는 접지전압과 연결되는 제3엔형 모오스 트랜지스터와, 소오스에는 전원전압이 수신되고 게이트에는 상기 센스 앰프 출력 신호 인 제2상태의 신호가 수신되는 제4피형 모오스 트랜지스터와, 드레인에는 상기 제4피형 모오스 트랜지스터의 드레인과 연결되고 게이트에는 기준전압이 수신되어 상기 제2상태의 신호에 직류전류를 제어하기 위한 제5옌형 모오스 트랜지스터와, 드레인에는 상기 제5엔형 모오스 트랜지스터의 소오스와 연결되고 게이트에는 상기 제2상태의 신호가 수신되고 소오스는 접지전압과 연결되는 제6엔형 모오스 트랜지스터로 이루어지는 것을 요지로 한다.
4. 발명의 중요한 용도
반도체 메모리 장치의 센스 앰프 레벨 컨버터 희로에 적합하게 이용된다.-
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公开(公告)号：KR101752154B1
公开(公告)日：2017-06-30
申请号：KR1020100107903
申请日：2010-11-02
Applicant: 삼성전자주식회사
IPC: G11C29/20 , G11C11/406 , G11C11/4097 , G11C29/18
CPC classification number: G11C29/20 , G11C2029/1802
Abstract: 반도체메모리장치의로우어드레스제어회로는테스트모드설정부, 어드레스카운터및 로우어드레스생성부를포함한다. 상기테스트모드설정부는테스트커맨드에응답하여테스트실행여부를결정하는테스트모드신호를제공한다. 상기어드레스카운터는순차적으로증가하는제 1 어드레스를생성한다. 상기로우어드레스생성부는상기테스트모드신호에응답하여상기제1 어드레스또는외부에서입력된제2 어드레스중 하나를리프레쉬어드레스로선택한다.
Abstract translation: 半导体存储器件的行地址控制电路包括测试模式设置单元，地址计数器和行地址生成单元。 测试模式设置单元提供用于响应于测试命令来确定是否执行测试的测试模式信号。 地址计数器产生一个顺序增加的第一个地址。 响应于测试模式信号，行地址发生器选择第一地址或外部输入的第二地址作为刷新地址。
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