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公开(公告)号：WO2022145675A1
公开(公告)日：2022-07-07
申请号：PCT/KR2021/015572
申请日：2021-11-01
Applicant: 삼성전자주식회사
Abstract: 전자 장치 및 전자 장치의 제어 방법이 개시된다. 본 개시에 따른 전자 장치의 제어 방법은 제1 이미지 및 제2 이미지 사이의 옵티컬 플로우(optical flow)에 대한 제1 플로우 정보를 획득하는 단계, 제1 플로우 정보를 바탕으로 제1 이미지의 뷰(view) 및 제2 이미지의 뷰와 상이한 뷰에 대응되는 제3 이미지를 획득하기 위한 순방향 워핑(forward warping)을 수행하여 제2 플로우 정보를 획득하는 단계, 제1 플로우 정보를 바탕으로 제3 이미지를 획득하기 위한 역방향 워핑(backward warping)을 수행하여 제3 플로우 정보를 획득하는 단계, 제3 플로우 정보를 바탕으로 제2 플로우 정보에 포함된 홀(hole)의 위치에 대응되는 옵티컬 플로우에 대한 정보를 획득하여, 제3 이미지를 획득하기 위한 제4 플로우 정보를 획득하는 단계 및 제4 플로우 정보, 제1 이미지의 픽셀 값 및 제2 이미지의 픽셀 값을 바탕으로 제3 이미지를 획득하는 단계를 포함한다.
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公开(公告)号：WO2022097893A1
公开(公告)日：2022-05-12
申请号：PCT/KR2021/012031
申请日：2021-09-06
Applicant: 삼성전자주식회사
Abstract: LED 패널 계측 장치, 시스템 및 제어 방법이 개시된다. LED 패널 계측 방법은 기 설정된 색상으로 디스플레이된 LED 패널의 이미지를 촬영하는 단계, 촬영된 LED 패널의 이미지에서 LED 패널의 각 픽셀을 기 설정된 임계 휘도 값에 따라 다른 크기의 픽셀 영역으로 구분하는 단계, 구분된 픽셀 영역의 데이터와 학습된 인공 지능 모델을 이용하여 각 픽셀의 삼색 자극 값(tristimulus value)을 획득하는 단계 및 획득된 삼색 자극 값에 기초하여 각 픽셀의 휘도 및 색도를 획득하는 단계를 포함한다.
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公开(公告)号：KR102020553B1
公开(公告)日：2019-09-10
申请号：KR1020130044325
申请日：2013-04-22
Applicant: 삼성전자주식회사
IPC: G11C7/06 , G11C11/4091 , G11C7/12 , G11C11/4094
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公开(公告)号：KR1020140070301A
公开(公告)日：2014-06-10
申请号：KR1020130018070
申请日：2013-02-20
Applicant: 삼성전자주식회사
IPC: G11C11/4063 , G06F13/14
Abstract: A semiconductor memory device with a cache function in a dynamic random access memory is disclosed. The semiconductor memory device comprises: a dynamic random access memory including a memory cell array composed of dynamic random access memory cells; a cache memory formed at the same chip as the dynamic random access memory and configured to communicate with a processor or an external device independently from the dynamic random access memory; and a management controller connected to the dynamic random access memory and the cache memory in the same chip and configured to control a dynamic random access function and a cache function. The cache memory is composed of dynamic random access memory cells each having line loading smaller than dynamic random access memory cells or the same as bit line sense amplifiers.
Abstract translation: 公开了一种在动态随机存取存储器中具有缓存功能的半导体存储器件。 半导体存储器件包括：动态随机存取存储器，包括由动态随机存取存储器单元组成的存储单元阵列; 形成在与所述动态随机存取存储器相同的芯片上的高速缓存存储器，并被配置为独立于所述动态随机存取存储器与处理器或外部设备进行通信; 以及管理控制器，其连接到同一芯片中的动态随机存取存储器和高速缓冲存储器，并被配置为控制动态随机存取功能和高速缓存功能。 高速缓冲存储器由具有小于动态随机存取存储器单元的行负载或与位线读出放大器相同的线性负载的动态随机存取存储器单元组成。
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Patent Agency Ranking
公开(公告)号：KR1020090030406A
公开(公告)日：2009-03-25
申请号：KR1020070095684
申请日：2007-09-20
Applicant: 삼성전자주식회사
IPC: G11C11/4193 , G11C7/00
CPC classification number: G11C11/408 , G11C7/06 , G11C8/06 , G11C8/10 , G11C11/4087 , G11C11/4091 , G11C2207/2227
Abstract: A semiconductor memory device is provided to improve reliability and to reduce a peak current generated in a page mode read operation by performing a page mode read operation by a global sense amplifier. A memory cell array(111, 121) includes a plurality of page cell arrays divided into a page unit. Each page cell array has a plurality of memory cells connected between a plurality of word lines and a plurality of bit lines. A plurality of page cell arrays is grouped into at least two units. A plurality of global input/output sense amplifier(113, 123) is shared by at least two page cell arrays, and outputs a plurality of memory cell data. At least two memory cell arrays are successively selected in response to an address supplied from outside. A column line selection signal of the memory cell array is selected in each page cell array group at the same time.
Abstract translation: 提供半导体存储器件以通过执行全局读出放大器的寻呼模式读取操作来提高可靠性并减少页模式读操作中产生的峰值电流。 存储单元阵列（111,121）包括划分为页单元的多个页单元阵列。 每个单元阵列具有连接在多个字线和多个位线之间的多个存储单元。 多个页单元阵列被分组为至少两个单元。 多个全局输入/输出读出放大器（113,123）由至少两个页单元阵列共享，并输出多个存储单元数据。 响应于从外部提供的地址连续地选择至少两个存储单元阵列。 在每个页单元阵列组中同时选择存储单元阵列的列线选择信号。
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公开(公告)号：KR100678260B1
公开(公告)日：2007-02-01
申请号：KR1019990059293
申请日：1999-12-20
Applicant: 삼성전자주식회사
Inventor： 박철성
Abstract: 본 발명은 광전송 장치의 패스스루 및 애드/드롭 커넥션을 위한 채널 재할당 방법에 있어서, 상기 광전송 장치의 각 ADCU를 상/하위 8채널로 구별하여 상기 각 ADCU의 상위 8채널에는 패스스루 채널을 할당하고 하위 8채널에는 애드/드롭 채널을 할당하는 과정과, 새로운 커넥션 요구가 있는 경우 상기 커넥션 타입이 애드/드롭 인지 패스스루인지 여부를 검사하는 과정과, 상기 커넥션 타입이 애드/드롭인 경우 상기 애드/드롭 커넥션이 수행되어야 하는 ADCU의 하위 채널 중 점유되지 않은 채널을 검색하여 애드/드롭 커넥션을 수행하는 과정과, 상기 해당 ADCU의 상위 채널 중 점유되지 않은 채널을 검색하여 애드/드롭 커넥션을 수행하는 과정과, 상기 ADCU의 상/하위 채널이 모두 점유되어 있는 경우에는 상기 ADCU의 채널 중 패스스루 커넥션에 의해 점유된 채널을 다른 ADCU로 재 할당시킨 후 상기 요구된 애드/드롭 커넥션을 수행하는 과정을 포함하여 구성함을 특징으로 한다.
광전송 장치, 패스스루, 애드/드롭, 채널 재 할당, TSI-
8.发明公开
公开(公告)号：KR1020050118328A
公开(公告)日：2005-12-19
申请号：KR1020040043416
申请日：2004-06-14
Applicant: 삼성전자주식회사
IPC: H03K19/0175
CPC classification number: H03K19/0005
Abstract: 공정, 전원전압, 온도 등의 주위환경의 변동에 따른 임피던스 검출 실패를 방지 또는 최소화 하기 위하여, 임피던스 랜지 시프팅 기능을 갖는 반도체 장치의 프로그래머블 임피던스 콘트롤 회로가 개시되어 있다. 그러한 프로그래머블 임피던스 콘트롤 회로는: 제어코드 데이터에 응답하는 제1 어레이 구동부와, 랜지 시프팅 데이터에 응답하는 제2 어레이 구동부와, 상기 제1,2 어레이 구동부에 의해 각기 독립적으로 제어되는 임피던스 매칭용 트랜지스터 어레이 및 랜지 시프팅용 트랜지스터 어레이를 포함하는 임피던스 디텍터와; 상기 임피던스 디텍터의 제1,2 출력전압 레벨과 어레이 기준전압을 각기 비교하고 비교결과로서 업다운 신호를 출력하는 비교부와; 상기 업다운 신호에 응답하여 증감 카운팅을 하고 피채널 및 엔채널 모오스 트랜지스터를 턴온 또는 턴오프 하기 위한 제어코드 데이터를 출력하는 카운터부와; 상기 카운터부의 카운팅 출력을 모니터링 함에 의해 상기 랜지 시프팅 데이터를 생성하는 랜지 시프팅 회로를 구비한다. 본 발명에 따르면, 제조공정, 전원전압, 동작 온도 등의 환경변화가 있더라도 임피던스 매칭용 트랜지스터 어레이 및 제어 코드의 낭비없이 임피던스 매칭 및 보정동작을 수행할 수 있는 이점이 있다.
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公开(公告)号：KR100445796B1
公开(公告)日：2004-11-09
申请号：KR1019970041297
申请日：1997-08-26
Applicant: 삼성전자주식회사
Inventor： 박철성
IPC: G11C7/06
Abstract: PURPOSE: A semiconductor memory device provided with a sense amplifier capable of operating at high speed is provided to improve the data output speed by reducing source junction capacitance of the Y pass gate. CONSTITUTION: A semiconductor memory device provided with a sense amplifier capable of operating at high speed includes a memory cell array divided by n-number of memory cell array block(SBi). Each of the n number of memory cell array blocks is divided by a plurality of sub-block arrays. Each of the sub-block arrays is provided with a first-stage sense amplifiers(10a,10b) for sensing the data stored at each sub-block. The bit lines in each of the sub-blocks is divided into m number of bit line group. The first bit line connected to the left side of the cell among the bit lines including into each bit line group is connected to the first section data line and the second bit line connected to the right side is connected to the second section data line.
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公开(公告)号：KR1020030090880A
公开(公告)日：2003-12-01
申请号：KR1020020028479
申请日：2002-05-22
Applicant: 삼성전자주식회사
IPC: H01L21/66
CPC classification number: H01L22/34 , G01R31/2884
Abstract: PURPOSE: A semiconductor integrated circuit apparatus including a test device group circuit is provided to measure an electrical characteristic altogether with a process characteristic through the test device circuit apparatus by connecting inverters constituting the test device group circuit with signal lines with a multi-layer interconnection structure. CONSTITUTION: The first and second pads are prepared. The test device group circuit(150) is connected between the first pad and the second pad. The test device group circuit includes a plurality of semiconductor devices serially connected between the first pad and the second pad. At least two adjacent semiconductor devices among the semiconductor devices are electrically connected to each other through a signal path formed of the multi-layer interconnection structure.
Abstract translation: 目的：提供一种包括测试装置组电路的半导体集成电路装置，通过将构成测试装置组电路的反相器与具有多层互连结构的信号线连接起来，通过测试装置电路装置一起测量具有处理特性的电特性 。 构成：准备第一和第二垫。 测试设备组电路（150）连接在第一焊盘和第二焊盘之间。 测试设备组电路包括串联连接在第一焊盘和第二焊盘之间的多个半导体器件。 半导体器件中的至少两个相邻的半导体器件通过由多层互连结构形成的信号路径彼此电连接。
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