公开(公告)号：KR100240865B1

公开(公告)日：2000-01-15

申请号：KR1019960066430

申请日：1996-12-16

Applicant: 삼성전자주식회사

Inventor： 정휘택 ,  이승근

IPC: G11C11/407

Abstract: 본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 독출 동작시 낮은 동작 전압에서 동작 전압에 비해 높은 전압레벨이 요구되는 독출전압을 높게 부스팅하는 반도체 메모리 장치의 ATD 회로에 관한 것으로써, 본 발명은 외부로부터 인가되는 어드레스를 입력받아 소정 주기를 갖는 제1신호를 출력하는 ATD 신호 발생부와; 상기 제1신호를 입력받아, 전원전압이 미리 설정된 전압레벨 이하의 제1구간에 존재하는 동안 상기 제1신호가 소정시간 지연된 제2신호를 출력하고 상기 전원전압이 미리 설정된 전압 레벨 이상의 제2구간에 존재하는 동안 외부로부터 인가되는 적어도 하나 이상의 제어신호들에 응답하여 상기 제1구간동안 지연된 시간에 비해 소정시간 더 지연된 상기 제2신호를 출력하는 지연부로 이루어졌다. 이로써, 전원전압 레벨이 미리 설정된 전압레벨 이상 높아진 제2구간 영역에서 부스팅되는 워드라인의 전압이 낮아져 셀 전류가 작게 흐르더라도 센스 엠프의 제어 신호인 ATD 회로로부터 출력되는 펄스의 폭을 제2지연수단을 통해 넓게 함으로써 독출 동작시 센싱 마진을 확보할 수 있게 되었다.

公开(公告)号：KR1019990042161A

公开(公告)日：1999-06-15

申请号：KR1019970062883

申请日：1997-11-25

Applicant: 삼성전자주식회사

Inventor： 정휘택

IPC: G11C16/06

Abstract: 본 발명의 플래시 메모리 장치는 음의 고전압을 가지는 노드와; 상기 노드에 접속되며, 제 1 및 제 2 제어 신호들에 응답하여서 상기 노드에 충전된 음의 고전압을 방전시키기 위한 제 1 방전 회로와; 상기 노드에 접속되며, 상기 제 2 제어 신호 및 제 3 제어 신호에 응답하여서 상기 제 1 방전 회로와 함께 상기 노드에 충전된 음의 고전압을 방전시키기 위한 제 2 방전 회로 및; 상기 노드에 접속되며, 제 4 및 제 5 제어 신호들에 응답하여서 상기 제 1 및 제 2 방전 회로들과 함께 상기 노드에 충전된 음의 고전압을 방전시키기 위한 제 3 방전 회로를 포함한다.

公开(公告)号：KR1019980077244A

公开(公告)日：1998-11-16

申请号：KR1019970014273

申请日：1997-04-17

Applicant: 삼성전자주식회사

Inventor： 정휘택

IPC: G11C7/06

Abstract: 본 발명은 반도체 메모리 장치에 관한 것으로서 외부로부터 인가되는 전원전압이 소정 기준전압레벨 이하일 때 이를 감지하는 전원전압 검출부와; 상기 전원전압 검출부로부터 검출신호를 인가받고, 그리고 제어신호를 인가받고, 부스팅되어 전압이 상승된 워드라인전압을 인가받아 상기 전원전압이 기준전압 이하일 때의 검출신호를 인가받아 워드라인의 전압과 동일하게 더미 워드라인 전압이 출력되고, 전원전압이 기준전압 이상일 때는 더미 워드라인의 전압이 상기 워드라인의 전압과 동일한 상승 기울기를 갖고 출력하는 더미 워드라인 제어부와; 상기 검출신호를 인가받고, 바이어스전압들을 인가받아 더미셀의 전압을 기준으로 중심셀의 전압을 비교하여 중심셀의 온, 오프를 감지하는 감지증폭부를 포함한다.

公开(公告)号：KR100142365B1

公开(公告)日：1998-06-01

申请号：KR1019950009254

申请日：1995-04-19

Applicant: 삼성전자주식회사

Inventor： 정휘택 ,  이형곤

IPC: H01L23/495

Abstract: 1. 청구 범위에 기재된 발명이 속한 기술분야
소자분리막에 이격되는 메모리 셀 어레이 영역이 다수개의 메모리 셀 스트링으로 구성되는 반도체 메모리장치로서, 비트라인의 로딩효과를 감소시키는 것에 대한 것이다.
2. 발명이 해결하려고 하는 기술적 과제:
확장된 활성화영역의 비트라인 로딩이 다른 활성화영역의 비트라인 로딩보다 크게되어 칩 동작시 불량이 발생하게 되는 문제점을 개선하기 위해 반도체 메모리 소자의 메모리 셀 어레이의 배치 방법을 제공함에 있다.
3. 발명의 해결방법의 요지:
활성화영역의 로딩효과를 고려하여 레이아웃한 만큼 활성화영역 패턴을 잘라내는 것을 요지로 한다.
4. 발명의 중요한 용도:
고 밀도 및 고 집적화가 요구되는 반도체 메모리장치에 적합하다.

公开(公告)号：KR1019970054207A

公开(公告)日：1997-07-31

申请号：KR1019950057052

申请日：1995-12-26

Applicant: 삼성전자주식회사

Inventor： 정휘택

IPC: H01L27/112

Abstract: 본 발명은 고밀도에서 발생하는 불휘발성 메모리 소자의 더미 비트 라인(Dummy Bit LINE) 과 비트라인(Bit LINE) 사이에서 발생하는 커플링(Coupling) 문제를 개선시키기 위한 마스크 롬(Mask ROM) 에서의 더미 비트 라인 배치방법에 관한 것으로서, 셀 데이타(Cell data) 이 온/오프 상태를 '온' 셀 전류 (cell current)의 반값 정도를 항상 흐르도록 한 더미 셀(Dammy Cell) 을 이용하여 판별하는 마스크 롬(Mask ROM)에서의 더미 비트 라인(Dammy Bit LINE ) 배치방법에 있어서, 셀 어레이 블럭(cellarray block)내의 더미 비트 라인 (Dammy Bit LINE)과 비트 라인 ( Bit LINE ) 간의 커플링(Coupling) 을 감소 시키기 위하여 더미 비트 라인 (Dammy Bit LINE) 을 ''
' ,'
'형태로 구성됨을 특징으로 한다.
따라서, 마스 롬(Mask ROM ) 에서의 더미 비트 라인(Dammy Bit LINE ) 배치방법은 비트 라인(Bit LINE) 과 더미 비트 라인 (Dammy Bit LINE) 간의 커플링 문제를 최소화하여 더미비트 라인 (Dammy Bit LINE) 의 접압레벨을 안정화시키는 효과를 제공한다.

公开(公告)号：KR1019970030848A

公开(公告)日：1997-06-26

申请号：KR1019950040706

申请日：1995-11-10

Applicant: 삼성전자주식회사

Inventor： 정휘택

IPC: H01L27/112

Abstract: 고집적 불휘발성 메모리소자의 더미비트라인(Dummy Bit Line)과 비트라인(Bit Line) 사이에서 발생하는 커플링(Coupling)문제를 제거할 수 있는 메모리 셀어레이(Array) 레이아웃 배치방법이 포함되어 있다.
본 발명은 더미비트라인과 주변의 비트라인사이에 그라운드(Ground, Vss) 또는 VCC등의 일정한 전압레벨을 유지하는 쉴드라인(Shield Line) (40)을 삽입함으로써, 상기 더미비트라인이 주변의 비트라인으로부터 커플링(Coupling) 영향을 받지 않고 안정된 전압레벨을 유지하게 된다.
이로 인해 메모리 셀의 정확한 데이터를 센싱(Sensing)할 수 있으므로 칩의 오동작을 방지할 수 있다.