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公开(公告)号：KR1020120110750A
公开(公告)日：2012-10-10
申请号：KR1020110028813
申请日：2011-03-30
Applicant: 전자부품연구원
CPC classification number: H04N13/139
Abstract: PURPOSE: A device for automatically converting the format of a 3D image and a method thereof are provided to determine a 3D image format and resolution which can be supported by various image output devices and automatically convert the format and resolution into a 3D image format and resolution suitable for each image output device. CONSTITUTION: A format determining unit(10) is connected to an image output device capable of 3D image output. The format determining unit determines a 3D image format and resolution which can be supported by the image output device. If a left image and a right image are inputted, a format converting unit(20) converts the left image and the right image into the image format and resolution according to the determination result. [Reference numerals] (10) Format determining unit; (23) Image converting pretreatment unit; (26) Memory unit; (27) Image converting post-treatment unit; (AA) Left image; (BB) Right image; (CC) 3D image
Abstract translation: 目的：提供用于自动转换3D图像格式的设备及其方法，以确定可由各种图像输出设备支持的3D图像格式和分辨率，并自动将格式和分辨率转换为3D图像格式和分辨率 适合每个图像输出设备。 构成：格式确定单元（10）连接到能够进行3D图像输出的图像输出装置。 格式确定单元确定可由图像输出设备支持的3D图像格式和分辨率。 如果输入左图像和右图像，则格式转换单元（20）根据确定结果将左图像和右图像转换成图像格式和分辨率。 （附图标记）（10）格式确定单元; （23）图像转换预处理单元; （26）存储单元; （27）图像转换后处理单元; （AA）左图; （BB）右图; （CC）3D图像
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公开(公告)号：KR1020120083000A
公开(公告)日：2012-07-25
申请号：KR1020110004395
申请日：2011-01-17
Applicant: 전자부품연구원
CPC classification number: G06F9/5033 , G06F9/3885
Abstract: PURPOSE: Method for dynamically allocating a parallel control module is provided to dynamically control the number of fixed parallel control modules according to an input thread, thereby improving a performing speed and convenience. CONSTITUTION: A CPU core analyzes the number of threads which data processing is requested to. The number of parallel control modules for processing data is decided by using the number of the threads, the number of minimum threads able to be bound at once, and the number of maximum threads able to be bound into a block(S102). The CUP core stores information about the parallel control module and the data to be processed by the parallel control module, and requests the data processing to the parallel control module(S108). The number of minimum threads able to be bound at once is 32 ea. The number of maximum threads able to be bound into a block is 512 ea.
Abstract translation: 目的：提供动态分配并行控制模块的方法，根据输入线程动态控制固定并行控制模块的数量，从而提高执行速度和便利性。 构成：CPU内核分析请求数据处理的线程数。 用于处理数据的并行控制模块的数量通过使用线程数，能够被一次绑定的最小线程数以及能够被绑定到块中的最大线程数来决定（S102）。 CUP核心存储关于并行控制模块和由并行控制模块处理的数据的信息，并请求并行控制模块的数据处理（S108）。 能够一次绑定的最小线程数为32 ea。 能够绑定到块中的最大线程数为512 ea。
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公开(公告)号：KR100696946B1
公开(公告)日：2007-03-20
申请号：KR1020040050793
申请日：2004-06-30
Applicant: 전자부품연구원
IPC: H04L27/26
Abstract: 본 발명은 OFDM 통신 시스템에서의 복호에 관한 것으로서, OFDM 통신 시스템의 복호 방법에 있어서, OFDM 신호를 수신하는 단계와, 상기 수신 신호를 복조하고 역심볼 매핑하여 비트 스트림을 생성하는 단계와, 상기 비트 스트림을 알라무티 기법에 의해 복호하는 단계와, 상기 복호된 데이터 중에서 소정의 데이터를 선정하는 단계와, 상기 선정된 데이터에 기초하여 MLD(Maximum-Likelihood Decoding) 기법에 의해 복호하는 단계를 포함하며, 상기 소정의 데이터를 선정하는 단계는 상기 MLD 기법에 의해 복호될 데이터를 선정하는 것이다.
OFDM, 복호, 알라무티, MLD-
公开(公告)号：KR100602518B1
公开(公告)日：2006-07-19
申请号：KR1020040050794
申请日：2004-06-30
Applicant: 전자부품연구원
IPC: H04J11/00
Abstract: 본 발명은 OFDM 통신 시스템의 채널 추정에 관한 것으로서, 수신된 OFDM 신호에 대하여 FFT 연산을 수행하는 단계와, 상기 FFT 연산 단계의 결과값에 대하여 파일롯 심볼을 이용하여 LS 기법으로 예비적으로 채널을 추정하는 단계와, 상기 예비적 채널 추정 결과에 대하여 IFFT 연산을 수행하여 CIR(Channel Impulse Response)의 추정값을 구하는 단계와, 상기 추정값에 소정의 진폭조정계수를 승산하는 단계와, 상기 승산 단계의 결과와 소정의 문턱값을 비교하는 단계와, 상기 승산 단계와 비교 단계를 통하여 상기 CIR 추정값의 정확성을 향상시키는 단계와, 상기 향상된 CIR 추정값을 FFT 연산에 의하여 채널 추정값으로 변환하는 단계를 포함하는 OFDM 통신 시스템의 채널 추정 방법 및 이를 구현한 채널 추정기를 제공한다.
OFDM, 채널 추정, 파일롯 심볼, STO, CIRAbstract translation: 本发明估计信道预先使用导频码元相对于产生的步骤，并且涉及信道估计在OFDM通信系统中的FFT计算步骤的LS技术中，对所接收的OFDM信号执行FFT运算 对所述初步信道估计结果执行IFFT运算以获得CIR（信道脉冲响应）的估计值的步骤;将所述估计值乘以预定幅度调整系数的步骤; 包括以下步骤：比较预定的阈值;通过乘法和比较提高CIR估计的准确度;以及通过FFT操作将增强的CIR估计转换为信道估计值。 信道估计器实现信道估计方法。
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公开(公告)号：KR1020060030598A
公开(公告)日：2006-04-11
申请号：KR1020040079434
申请日：2004-10-06
Applicant: 전자부품연구원
IPC: H04B1/7077
CPC classification number: H04B1/7077 , H04B1/7093
Abstract: 본 발명은 직접 시퀀스 확산 스펙트럼 방식을 위한 적응형 정합 필터부로서, 입력되는 N(N은 2이상의 자연수) 비트의 샘플 시퀀스들을 일정량의 칩 구간 n(n은 1에서 N 사이의 자연수) 만큼씩 이동시키면서 N 비트의 PN(pseudo-random noise) 시퀀스와의 상관(correlation) 결과값을 계산하여 출력하는 적응형 정합 필터와, 상기 적응형 정합 필터의 출력값들 중에서 최대인 상관 결과값이 미리 지정된 임계값과 오차 범위 내에 있는지 판단하는 신호 예측부와, 상기 신호 예측부에서 상기 상관 결과값이 상기 임계값과 오차 범위 내에 있는 경우 위상 에러값을 결정하는 위상 에러 결정부와, 상기 신호 예측부의 출력값을 입력받아 상기 상관 결과값을 갱신된 임계값으로 설정하고 상기 위상 에러값을 반영해서 지연시간에 의한 에러와 PN 코드 위상에 따른 에러를 제거하여 정확한 동기 구간을 설정하고 상기 갱신된 임계값과 동기 구간을 출력하는 동기 구간 및 임계값 갱신부를 포함하는 직접 시퀀스 확산 스펙트럼 방식을 위한 적응형 정합 필터부에 관한 것이다.
본 발명에 따르면, 적응형 정합 필터를 이용하여 동기 구간과 동기부의 임계값을 선택하여 추가적인 전력 소모나 복잡도의 증가를 최소화하는 효율적인 수신을 위한 동기부의 구현이 가능해지며, 기존의 수신기와 비교하여 약 0.5db 정도의 효과적인 비트오율 성능을 얻을 수 있다.
DSSS, IEEE 802.15.4 LR-WPAN, 적응형 정합 필터-
Patent Agency Ranking
公开(公告)号：KR1020050052740A
公开(公告)日：2005-06-07
申请号：KR1020030086284
申请日：2003-12-01
Applicant: 전자부품연구원
IPC: G06F17/14
Abstract: 본 발명은 반복 연산 기법을 이용한 가변 고속 푸리에 변환 프로세서에 관한 것이다.
본 발명의 반복 연산 기법을 이용한 가변 고속 푸리에 변환 프로세서는 Spilt radix-2/4/8부; 상기 Spilt radix-2/4/8부에 연결되며 상기 Spilt radix-2/4/8부로부터의 출력 데이터를 복소수 곱셈을 해주는 복소수 곱셈부 및 상기 복소수 곱셈부에 연결되는 연이은 두 개의 radix-2 SDF로 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 반복 연산 기법을 이용한 가변 고속 푸리에 변환 프로세서는 radix-2/4/8과 radix-2를 이용하여 설계된 가변 FFT 알고리즘을 반복적으로 사용함으로써 하나의 모듈로 다양한 사이즈의 FFT를 설계하여 칩 면적을 최소화 할 수 있는 효과가 있다.-
公开(公告)号：KR100477509B1
公开(公告)日：2005-03-17
申请号：KR1020020060203
申请日：2002-10-02
Applicant: 전자부품연구원
IPC: G06F7/52
Abstract: 본 발명은 고속 연산기를 위한 래딕스-4 부스 연산기에 관한 것이다.
본 발명의 고속 연산기를 위한 래딕스-4 부스 연산기는 입력되는 X
2k-1 , X
2k , X
2k+1 3비트를 이용해 -y로 코딩해야 하는 경우 이진 보수의 경우 입력 비트를 반전시킨후 '1'의 값을 가산해줘야 하기 때문에, 보수의 경우 가산되는 +1 값을 생성하기 위한 Z0과 Z1의 제어신호를 두 개의 XOR로 생성시키고, 입력되는 신호 y값을 쉬프트할지 그대로 내려 보낼지 반전 시킬지를 판단하기 위한 S0과 S1의 제어신호를 XNOR 게이트로 생성하는 부호화기 및 부분 곱과 ADD의 두개의 결과 값을 생성하고, 상기 S0과 S1의 제어신호에 따라 현재 비트 또는 쉬프트되는 비트를 선택한 후, 두개의 AND 게이트를 이용해 결과값을 선택하는 복호기로 구성됨에 기술적 특징이 있다.
따라서, 본 발명의 고속 연산기를 위한 래딕스-4 부스 연산기는 게임용 단말의 경우 고속의 GPU를 사용하며, 그 주 구성은 부동 소수점을 가지는 곱셈기이다. 이러한 부동 소수점의 곱셈기는 100Mhz이상의 동작을 기본으로 요구하며, 0.35u 공정을 기준으로 했을때 계산량을 반으로 줄임으로써 고속의 연산기 구현을 가능하게 함으로써 데이터의 계산량이 많은 영상 또는 음성 처리에 관계되는 많은 분야에 적용 할 수 있는 효과가 있다.-
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公开(公告)号：KR101884114B1
公开(公告)日：2018-07-31
申请号：KR1020170026168
申请日：2017-02-28
Applicant: 전자부품연구원 , 알에프코어 주식회사
CPC classification number: H03M1/186 , H03M1/14 , H03M2201/6128 , H03M2201/622
Abstract: 기준전압스케일링기법이적용된 ADC가제공된다. 본발명의실시예에따른 ADC는, 제1 범위의전압을입력받아제1 크기의기준전압과비교하여디지털데이터를생성하는제1 sub-ADC 및제2 범위의전압을입력받아제2 크기의기준전압과비교하여디지털데이터를생성하는제2 sub-ADC를포함한다. 이에의해, 파이프라인구조의 ADC에서상위비트를처리하는서브 ADC의입력전압과기준전압을높여서처리할수 있어, 칩면적과소모전력의증가없이도낮은전원전압에서도 SNR을향상시켜 ADC의정밀도를높일수 있게된다.
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