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公开(公告)号：KR1019950016103A
公开(公告)日：1995-06-17
申请号：KR1019930025038
申请日：1993-11-23
Applicant: 한국전자통신연구원
IPC: H04L23/02
Abstract: 본 발명은 CDMA 확산대역 이동통신 시스템 역방향 링크(reverse link) 수신단에서 연성 양자화된 신호로 부터 전송된 하다마드(Hadamard) 직교변조 신호를 복조하는 연성 양자화 하다마드 복조기에 관한 것으로써, 경성양자화 방식에 비해 약 2dB개선함으로써 잡음 환경이 심한 이동통신 시스템이 커다란 성능개선 효과를 가져온다. 또한 간단한 하드웨어도 구현가능하므로 주문형 반도체 제작이 용이하다.
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公开(公告)号：KR1019950013118A
公开(公告)日：1995-05-17
申请号：KR1019930022412
申请日：1993-10-26
Applicant: 한국전자통신연구원
IPC: H04L23/02
Abstract: 본 발명은 CDMA 확산대역 이동통신 시스템 역방향 링크(reverse link) 수신단에 적용되는 복조기에 있어서, 역방향 링크 전송단에서의 직교성을 갖는 하다마드(Hadamard) 함수열이 디지틀 변조 신호로서 전송된 후 채널을 거쳐 수신단에서 수신될때 수신신호가 채널 잡음에 영향을 받으며 수신단의 전치단에서 가장 간단한 형태인 경성 양자화(hard quantization) 과정을 거친다고 가정하므로 이를 위한 경성 양자화된 하다마드 직교변조 수신신호를 복조하는 복조기에 관한 것으로, 특히 전치 처리부가 에스컬레이터 형태로 되어있는 경성 양자화 하다마드 복조기에 관한 것이다
본 발명은, 경성 양자화 하다마드(Hadamard) 함수열을 입력받아 전치처리하는 전치처리부와, 상기 전치처리부의 출력을 입력받고(2
N N=자연수)진 계수기(U29)의 출력을 입력 받는 N개의 논리곱 처리기(U3O 내지 U35)와, 상기 N개의 논리곱 처리 기(U3O 내지 U35)의 출력을 입력받는 N개의 N비트 누적기(U36)와, 상기 N개의 N비트 누적기(U36)에서 출력되는 신호를 입력받아 원하는 열 색인(row index x)의 최대 유사한 값(maximum likelihood)을 출력하는 N개의 2진 결정기(U42 내지 U47)를 구비한 경성 양자화 하다마드(Hadamard) 복조기에 있어서, 상기 전치처리부를 에스컬레이터(Escalator)의 구조를 갖도록 하여 구성한 것을 특징으로 한다.-
公开(公告)号：KR1019950013114A
公开(公告)日：1995-05-17
申请号：KR1019930023028
申请日：1993-10-30
Applicant: 한국전자통신연구원
IPC: H04L23/02
Abstract: 본 발명은 CDMA확산대역 이동통신 시스템 역방향 링크 수신단에서의 복조기에 있어서, 역방향 링크 전송단에서는 직교성을 갖는 하다마드 함수열이 디지틀 변조 신호로서 전송된 후 채널을 거쳐 수신단에서 수신될때 수신신호가 채널 잡음에 영향을 받으며 수신단의 전치단에서 가장 간단한 헝태인 경성 양자화(hard Quantization)과정을 거치는 경우, 경성 양자화된 하다마드 직교 변조 신호를 복조하는 복조기에 관한 것이다.
본 발명은, 경성 양자화 하다마드(Hadamard) 함수열을 입력받는 2
O 내지 2
N 비트 시프트 레지스터 U17 내지 U22)와, 경성양자화 하다마드 (Hadamard) 함수열을 하나의 입력단으로 입력받고 다른 입력단으로 2
N 비트 시프트 레지스터 (Ul7 내지 U22)의 출력을 입력받는 N개의 EXOR 논리처리기 (U23 내지 U28)와, 64진 계수기 (U29)와, 상기 EXOR 논리처리기 (U23 내지 U28)의 출력과 상기 64진 계수기 (U29)의 출력을 입력받는 N개의 논리곱 처리기 (U3O 내지 035)와, 상기 N개의 논리곱 처리기 (U30 내지 U35)의 출력을 입력받는 N개의 6비트 누적기 (U36 내지 U4l)와, 상기 N개의 6비트 누적기 (U36 내지 U4l)의 출력에 연결된 N개의 2진 결정기(U42 내지 U47)를 구비한다.-
公开(公告)号：KR1019940009767B1
公开(公告)日：1994-10-17
申请号：KR1019910026030
申请日：1991-12-30
IPC: H04J3/06
Abstract: The circuit provides a frame synchronous circuit which is very reliable and satisfies capacity demanded for the high speed digital transmission and separates easily channels in the function of demultiplexer. The circuit comprises channel divider (U0) dividing STM-16 2.5 Gbps input signal into 16 division parallel data and outputting, a frame pattern detector (U1) outputting FP and the channel division control signal, a channel separator (U2) exchanging inputted signals for the corresponding path.
Abstract translation: 该电路提供了非常可靠的帧同步电路，并且满足了高速数字传输所需的容量，并且在解复用器的功能中容易地分离信道。 该电路包括将STM-16 2.5Gbps输入信号分割为16分割并行数据的信道分配器（U0），并输出输出FP和信道分配控制信号的帧模式检测器（U1），信道分离器（U2）交换输入信号 相应的路径。
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Patent Agency Ranking
公开(公告)号：KR1019940017223A
公开(公告)日：1994-07-26
申请号：KR1019920026086
申请日：1992-12-29
Applicant: 한국전자통신연구원
IPC: H03L7/00
Abstract: 본 발명은 확산 대역 신호의 동기 추적을 위한 독립 진상-지상형 지연잠김루프에 관한 것으로, 신호입력단(S
IN )에 각각 연결된 승산기(U1, U2)와, 상기 승산기(U1, U2) 출력단에 각각 연결된 대역통과여과기(U2, U13)와, 상기 대역통과여파기(U2, U13) 출력단에 각각 연결된 자승기(U3, U14)와, 상기 자승기(U3, U14) 출력단에 각각 연결된 저역통과여파기(U4, U15)와, 상기 저역통과여파기(U4, U15) 출력단에 각각 연결된 감산기(U5, U16)와, 상기 감산기(U5, U16) 출력단에 각각 연결된 루프여파기(U7, U18)와, 상기 루프여파기(U7, U18) 출력단에 각각 연결된 전압제어 클러발생기(U9, U10)와, 상기 전압제어 클러발생기(U9, U10) 출력단에 각각 입력단이 연결되어 있으며, 두 출력단이 상기 두 승산기(U1, U2)입력단에 가각 연결된 의사잡음 코드발생기(U11)와, 상기 의사잡음 코드발생기(U11) 입력단이 연결되어 있으며, 두 출력단이 상기 두 감산기(U5, U16) 입력단에 각각 연결된 문턱전압제어기(U6)와, 상기 신호입력단(S
IN ) 및 의사 잡음 코드발생기(U11)에 각각 입력단이 연결되어 있으며 출력단으로 출력신호(S
OUT )를 출력하는 승산기(U17)를 구비하도록 하여, 내재성 잡음의 증가를 막으면서도 동기 추적 장치의 추적 가능 영역을 넒혀 주어, 동기의 유지하는 시간대를 증가시키고 잡음비에 대한 시스템의 성능을 향상시키고, 별도의 알고리즘 없이 하드웨어 적으로 동작하도록 하므로써 주문형 반도체로 제작할 수 있도록 하고, 대량 생산에 관련되는 재생성 및 신뢰도를 재고시키는 효과를 갖는다.-
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公开(公告)号：KR1019900007676B1
公开(公告)日：1990-10-18
申请号：KR1019870014928
申请日：1987-12-24
IPC: H04L7/04
Abstract: In digital data transmission system, the significant instant of the clock is placed on the central of eye pattern of the input data to prevent the data retiming error if the relative phase difference between the data and clock is unceratin or variable to the time. The circuit comprises a phase detector and retiming circuit (1) providing the phase state signals (UC,DC) of the input data being different from the phase and retimed data and clocks, a loop processor (2) controlling the retimed clock phase to place the significant instant of the clock on the central of the input data eye pattern, and a phase shifter (3) providing the retimed clock having the controlled clock to the retiming circuit (1).
Abstract translation: 在数字数据传输系统中，如果数据和时钟之间的相对相位差是不严格的或者时间可变的，时钟的重要瞬间被置于输入数据的眼图的中心，以防止数据重新定时错误。 该电路包括相位检测器和重定时电路（1），其提供与相位和重新定时数据和时钟不同的输入数据的相位状态信号（UC，DC）;环路处理器（2），控制重新定时的时钟相位以放置 在输入数据眼图的中心的时钟的重要瞬间，以及提供具有受控时钟的重新定时时钟到重定时电路（1）的移相器（3）。
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