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公开(公告)号：KR1019940008309A
公开(公告)日：1994-04-29
申请号：KR1019920016520
申请日：1992-09-09
IPC: H04L12/00
Abstract: 본 발명은 동기 디지탈 계위(SDH;Synchronous Digital Hierachy)기본 계위인 동기 전송 모듈-1(STM-1; Synchronous Transport Module 1)급 신호를 처리하기 위한 신호 처리장치에 관한 것으로, 첫째, 선로 전송 속도인 155.520Mbpc보다 1/8배 낮은 속도인 19.44Mbps에서 STM-1신호를 처리함으로써 CMOS를 사용하여 칩을 구현할 수 있으며, 따라서 상대적으로 전력 손실과 시스팀 불안정 요소가 감소한다. 또한, CMOS기법의 저렴성과 저전력 손실로 인하여 경제적인 실현이 가능하며,둘째, 단국뿐만 아니라 중계기에서도 사용이 가능하며, 핀 혹은 프로세서 제어를 통하여 자국 루프백이 가능하며, 회로의 고장을 자체적으로 진단이 가능한 효과가 있다.
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公开(公告)号：KR100779169B1
公开(公告)日：2007-11-26
申请号：KR1020060046987
申请日：2006-05-25
Applicant: 한국전자통신연구원
Abstract: An apparatus and a method of recognizing a position for minimizing power consumption in a sensor network environment are provided to continuously recognize the position in spite of expansion of a system through auto beaconing of a semi-automatic type. A method of recognizing a position for minimizing power consumption in a sensor network environment includes the steps of: calculating initial position coordinates with beacon information received from adjacent beacons through a broadcasted beacon solicitation signal, transmitting a synchronizing signal to the corresponding beacons, and synchronizing the signal(S100); receiving supersonic waves generated in the adjacent beacons activated through a broadcasted start message, and calculating position coordinates(S200); and transmitting a handoff processing message to a newly activated beacon if the calculated position coordinates exist at a pre-set handoff critical position, and performing a handoff processing routine(S300).
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公开(公告)号：KR100168922B1
公开(公告)日：1999-02-01
申请号：KR1019950056848
申请日：1995-12-26
IPC: H04L12/26
CPC classification number: G06F11/277 , H04J3/14 , H04J2203/006
Abstract: The present invention relates to a circuit for searching a fault location in a device having a number of ASIC's, including a first BIP(Bit Interleaved Parity) generating unit, which is coupled to the input stage of the ASIC where a fault will be detected, for calculating and outputting BIP for the specific byte, which is one of overhead bytes that were already utilized, i.e., not in use in transmission line, during a certain period; a BIP extraction unit, which is in parallel connected with the first BIP generating unit, for extracting the same byte as said specific byte from overhead bytes, which are generated and inserted in the previous-stage ASIC, in order to compare with BIP inputted into the first BIP generating unit during a certain period; a BIP comparison unit for simply comparing the result outputted from the first BIP generating unit with the result outputted from the BIP extraction unit; a BIP accumulation unit for accumulating the results outputted by the BIP comparison unit; a BIP threshold interrupt processing unit for comparing the results accumulated by the BIP accumulation unit with the threshold value which is used as the reference for generating an interrrupt, and then externally outputting the compared result; a second BIP generating unit, which is coupled to the output stage of the ASIC, for calculating and then outputting BIP for all the bytes within the transmission line(HBUS) during a certain period in order to inspect the signal of HBUS to the next-stage ASIC; and a BIP inserting unit for inserting the result generated from the second BIP generating unit into the specific byte location whithin said transmission line.
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公开(公告)号：KR100164126B1
公开(公告)日：1998-12-01
申请号：KR1019950055875
申请日：1995-12-23
IPC: H04L12/933
Abstract: 본 발명은 SDH(Synchronous Digital Hierachy)의 망노드간 접속신호로 사용되는 STM-N(Synchronous Transfer Module-N) 신호내에 포함된 종속신호 TU-12(Tributary Unit-12) 신호의 교차연결(Cross-Connection)을 위한 T(Time)-S(Space)-T(Time)3단으로 구성된 스위치 네트웍중 S(Space)단에 해당하는 TU-12 신호용 공간 스위치에 관한 것으로서, 전단 T(Time) 스위치에서 LBUS 형태로 총 44개의 LBUS를 입력하는 수신 수단(40), 상기 수신 수단(40)으로 부터 22개의 LBUS를 입력하여 이들간에 22 x 22 공간 스위칭을 구성하는 다수개의 스위칭 수단(10), 상기 다수개의 스위칭 수단(10, 11)에 연결되어 LBUS 형태로 총 44개의 LBUS를 출력하는 드라이버 수단(50), CPU와 접속하여 상기 다수개의 스위칭 수단(10, 11)을 제어하기 위해 필요한 신호를 생성해주는 CPU 인터페이스 수단(20), 외부에서 클럭을 입력받아 상기 다수개의 � �위칭 수단(10, 11)에 필요한 클럭을 공급하는 클럭 분배 수단(30)을 구비하여 SDH에 적용이 가능한 논블로킹 22 x 22 공간 스위치 구성이 가능하며, 스위치의 입출력 신호로 정의한 새로이 만든 신호 프레임(LBUS)에 임의 패턴의 삽입/검출을 위한 ID바이트 및 BIP 바이트를 할당하여 시스템을 구성하는 보드간 장애감시 및 시스템의 시험시에 매우 유용하게 사용할 수 있는 효과가 있다.
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Patent Agency Ranking
公开(公告)号：KR100129606B1
公开(公告)日：1998-04-14
申请号：KR1019940035744
申请日：1994-12-21
Applicant: 한국전자통신연구원
IPC: H04L12/433
Abstract: The system is comprised of the following structure, wherein the CPU control unit(23) transmits to a reception control unit(21), a control signal for not performing a filtering function or a value for initializing routing information of the cell having specific header pattern. The CPU contorl unit transmits to a control unit(22), the control signal for not performing the filtering function, and to and from the CPU connection unit(27), transmitting and receiving an information of a registered address. Thereby the CPU connection is performed in an asynchronously manner with regard to data flow under the ATM service environment where an address registration and a cancellation are made frequently, the CPU control is performed over the system in a systematic manner, the CPU connection port is separated from two of data transmitting and receiving ports for the real-time header conversion to be performed, thereby the service delay is minimized, UPC and GFC functions is accommodated afterwards.
Abstract translation: 该系统包括以下结构，其中CPU控制单元（23）向接收控制单元（21）发送用于不执行滤波功能的控制信号或用于初始化具有特定标题模式的单元的路由信息的值 。 CPU控制单元向控制单元（22）发送用于不执行滤波功能的控制信号以及从CPU连接单元（27）发送和接收注册地址的信息。 从而CPU频繁地进行地址登记和取消的ATM服务环境下的数据流异步地执行CPU连接，CPU系统以系统的方式进行CPU控制，CPU连接端口被分离 从要执行的实时报头转换的两个数据发送和接收端口，由此使服务延迟最小化，之后容纳UPC和GFC功能。
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公开(公告)号：KR1019970056450A
公开(公告)日：1997-07-31
申请号：KR1019950056851
申请日：1995-12-26
Applicant: 한국전자통신연구원
IPC: H04L12/801 , H04L12/24 , H04L12/54 , H04L12/70
Abstract: 본 발명은 광대역 종합정보 통신망(B-ISDN)에서 ATM계층의 기능처리하기 위한 ATM 계층용 가입자 액세스 처리장치에 관한 것으로, 광대역 종합정보 통신망의 ATM 계층의 기능을 처리하는 장치의 송신 셀 처리를 위한 구성부에, 송신하고자 하는 음성, 영상 또는 데이타 등의 상위 계층의 사용자 정보를 전달 받아 셀로 만들 수 있도록 접속하는 송신 ATM 서비스 접속부; ATM 계층에서 생성해야 할 셀인 OAM 및 메타신호 셀들을 생성 처리하는 송신 OAM 셀 생성부; 서비스 셀 또는 OAM 셀이 송신되지 않을 때 송신 셀 전송율을 맞추기 위한 비할당셀 생성부; 외부에서 입력된 서비스 정보나 자체 생성된 OAM 셀들을 다중화 하는 셀 다중화부; GFC 기능의 운용에 있어서 기본 모드인 비제한 제어 방식이나 필요한 흐름 제어를 위해 외부의 GFC 기능 수행부와 접속하는 송신 GFC 접속부; 다중화가 완료된 셀 데이타의 헤더에 실려있는 채널 구분용의 프리미티브를 셀 헤더로 변환하도록 하는 내부의 소규모 변환기를 포함하여 외부의 헤더변환기와 실시간으로 변환 정보를 주고 받는 송신 헤더 변환 수단; 및 헤더변환이 완료된 셀들을 물리계층의 기능부와 접속하기 위해, 완전한 셀로 변환한 후 물리계층으로 전달하기 위한 신호 제어와 이중 구조의 버퍼로 셀 손실을 방지하도록 제어하는 송신 ATM 셀 접속부를 구비시키는 한편, 광대역 종합정보통신망의 ATM 계층의 기능을 처리하는 장치의 수신 셀 처리를 위한 구성부에 있어서는, 물리계층 기능부로 부터 셀 데이타를 수신하기 위해, 상기 물리계층으로부터 유효한 셀이 있을 경우 이를 손실 없이 전달 받도록 제어하는 수신 ATM 셀 접속부; 수신된 셀 정보의 헤더를 변환하기 위한 수신 헤더 변환부; 헤더 변환된 셀 정보의 헤더 영역을 해석하여 해당 셀 정보들의 처리부로 전달하는 라우팅 제어부; 각종 OAM 및 메타신호 셀의 처리를 하는 수신 OAM 셀 처리부; 상위 계층으로 전달할 사용자 정보인 서비스 데이타가 전달되도록 제어하는 수신 ATM 서비스 접속부; 및 수신된 셀을 아무런 처리없이 송신 방향으로 되돌려 송신하도록 하는 중계 셀 처리를 구비시킴을 특징으로 한다.
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公开(公告)号：KR1019970056429A
公开(公告)日：1997-07-31
申请号：KR1019950055905
申请日：1995-12-23
IPC: H04L12/28
Abstract: 본 발명은 저속 스위칭을 위한 티유(TU) 신호의 프레임 정렬기에 관한 것으로, 외부로부터의수신 VC3 데이타를 처리하거나 수신되는 클럭에서 소요되는 수신 클럭을 추출하는 클럭생성 및 채널 선택수단(100); 상기 클럭생성 및 채널 선택수단(100)에 연결되어 VC3 오버헤드 9바이트를 검출 및 처리하는 VC3 POLL 검출 및 처리수단(200); 상기 VC3 POH 검출 및 처리수단(200)에 연결되어 TU12프레임 21개 채널을 새로운 기준 클럭에 따라 재정렬하는 TU 프레임 정렬수단(300); 상기 TU 프레임 정렬수단(300)에 연결되면 시스템 클럭에 동기되어 3개의 데이타를 다중화하여 TU12 데이타 및 클럭을 출력하는 데이타 다중수단(400); 상기 TU 프레임 정렬수단(300)에 연결된 V5의 데이타를 감시 및 처리하는 LPOM 수단(800); 외부로부터 21개의 TU신호를 감시하여 신호가 존재하지 않을 시 해당되는 채널에 준비되지 않았음(UNEQUIPPED)신호의 삽입을 하는 데이타 선택 및 TU 신호 감시수단(700)에 연결되어 VC3(Virtual Container)오버헤드의 삽입 및 처리를 하는 VC3 POH 삽입수단 (600); 상기 VC3 POH 삽입수단(600)에 연결되어 송신부의 소요 클럭 및 상위 모둘과 인터페이스를 위한 클럭 생성 및 채널 송신수단(500)을 구비하는 것을 특징으로 한다.
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公开(公告)号：KR1019970056246A
公开(公告)日：1997-07-31
申请号：KR1019950056848
申请日：1995-12-26
IPC: H04L12/26
Abstract: 본 발명은 다단 광대역 스위치등과 같은, 다수의 특정용도집적회로(ASIC)를 구비한 장치에서의 ASIC간 장애 위치 탐색회로에 관한 것으로, BIP 회로를 이용함과 동시에, 패리티 바이트의 삽입을 위한 저장영역으로 SDH의 오버헤드 바이트중 하나인 B1바이트를 사용하며, 장애의 위치와 원인을 용이하게 파악할 수 있도록 하며, 감시하고자 하는 HBUS내 사용하지 않는 데이타의 일부를 이용하므로써, 장애 위치 탐색을 위한 별도의 데이타를 형성하기 위해 추가회로가 필요로 하지 않고, HBUS당 1바이트를 이용하므로 리던던시가 적을 뿐만 아니라, 장애위치 탐색에 이용되는 부가회로 자체도 간단한 회로로서 구현된다는 잇점이 있다.
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