公开(公告)号：JP2008136203A

公开(公告)日：2008-06-12

申请号：JP2007284559

申请日：2007-10-31

Applicant: Cirrus Logic Inc ,  シラス ロジック、インコーポレイテッド

Inventor： MELANSON JOHN LAURENCE

IPC: H03M7/32 ,  H03H17/02 ,  H03H17/06 ,  H03M3/00

CPC classification number: H03M3/372 ,  H03M3/506

Abstract: PROBLEM TO BE SOLVED: To solve the problem that a continuous time output stage of a DAC (digital to analog converter) requires a method of minimizing inter-symbol interference and improving effects of clock characteristics.
SOLUTION: The digital to analog converter (Fig 1A) includes a noise shaping modulator (102) for modulating an input digital data stream (101), a plurality of output elements (103) for generating a plurality of intermediate data streams from a modulated output stream from the modulator, and an output summer (106) for summing the intermediate data streams to generate an output analog stream. The noise shaping modulator balances an edge transition rate of the output elements so that the edge transition rate of two selected elements is approximately equal.
COPYRIGHT: (C)2008,JPO&INPIT

公开(公告)号：JP4091545B2

公开(公告)日：2008-05-28

申请号：JP2003551801

申请日：2002-12-03

Applicant: シーラス ロジック,インコーポレイテッドCirrus Logic,Inc.

Inventor： ジェフリー ダンニホー，

IPC: H02M3/00 ,  H04L12/28 ,  G06F1/26

CPC classification number: G06F1/3203 ,  G06F1/26 ,  Y10T307/839 ,  Y10T307/931

公开(公告)号：JP2007526621A

公开(公告)日：2007-09-13

申请号：JP2006515359

申请日：2004-06-04

Applicant: シーラス ロジック,インコーポレイテッドCirrus Logic,Inc.

Inventor： ブルース エリオット ドューワー，

IPC: H01L21/822 ,  G06F1/22 ,  G10L19/00 ,  H01L27/04

CPC classification number: G11B20/10527 ,  G06F1/22 ,  G11B2020/00065 ,  G11B2020/10583

Abstract: 集積回路の端子を制御する方法は、集積回路によって受信された、信号の周波数と別の信号の周波数との間の周波数比を決定することを含む。 集積回路の選択された端子に現れる選択された信号が、周波数比が選択された値よりも下のときには動作モードに従って、また信号の周波数が選択された値よりも上のときには別の動作モードに従って、選択的に解釈される。 選択された信号は、前記信号および前記別の信号のうちの選択された１つを備える。

公开(公告)号：JP3947219B2

公开(公告)日：2007-07-18

申请号：JP52511496

申请日：1996-02-15

Applicant: シーラス ロジック,インコーポレイテッドCirrus Logic,Inc.

Inventor： ドゥ，ヘ ,  ワン，ユン−チ

IPC: G11C11/419 ,  G11C7/06 ,  H03K19/096

CPC classification number: G11C7/065 ,  G11C7/062

公开(公告)号：JP2007518377A

公开(公告)日：2007-07-05

申请号：JP2006549596

申请日：2005-01-13

Applicant: シーラス ロジック,インコーポレイテッドCirrus Logic,Inc.

Inventor： ジョン エル． メランソン，

IPC: H03M7/32 ,  G10L19/00 ,  H03M3/02 ,  H03M7/00

CPC classification number: H03M7/3011

Abstract: 先読みデルタ・シグマ変調器は、量子化出力値を生成するための演算処理を軽減、簡素化する。 重ね合わせが、該変調器のループフィルタ応答に適用され、それによって、各出力候補ベクトルに対する完全なループフィルタ応答が、強制パターン応答とナチュラル入力信号応答との間の差に等しくなる。 ループフィルタの強制パターン応答は、ゼロに設定された入力信号およびゼロに初期設定されたループフィルタの状態変数を踏まえ、各出力候補ベクトルに対する応答から決定され得る。 ループフィルタのナチュラル入力信号応答は、ゼロに設定されたフィードバックデータを踏まえ、各入力信号ベクトルに対する応答から決定され得る。 強制パターン応答は出力信号データに依存せず、全ての入力ベクトルｘ
ｔ に対して一度に決定され、ナチュラル入力信号応答はフィードバックデータに依存せず、各出力データ値に対し一回のみ決定すればよい。

公开(公告)号：JP2007014034A

公开(公告)日：2007-01-18

申请号：JP2006282025

申请日：2006-10-16

Applicant: Cirrus Logic Inc ,  シラス ロジック、インコーポレイテッド

Inventor： MELANSON JOHN LAURENCE ,  YANG YU QING

IPC: H03M3/04 ,  H03M3/00

CPC classification number: H03M3/368 ,  H03M3/424 ,  H03M3/452

Abstract: PROBLEM TO BE SOLVED: To provide improved techniques for reducing noise in a delta-sigma modulator. SOLUTION: An integrator stage for use in a delta-sigma modulator includes an operational amplifier (312), an integration capacitor (C I ) coupling an output of the operational amplifier (312) and a summing node at an input side of the operational amplifier, and a feedback path. The feedback path includes first and second capacitors (+C REF ) and (-C REF ) having first plates coupled electrically in common at a common plate node and switching circuitry (310a-310d) for sampling selected reference voltages onto second plates of the capacitors during a sampling phase. The integrator stage further includes a switch (305a, 305b) for selectively coupling the common plate node and the summing node during an integration phase. COPYRIGHT: (C)2007,JPO&INPIT

Abstract translation: 要解决的问题：提供用于降低Δ-Σ调制器中的噪声的改进技术。 解调器：用于Δ-Σ调制器的积分器级包括运算放大器（312），耦合运算放大器（312）的输出的积分电容器（C I ）和 在运算放大器的输入侧的求和节点和反馈路径。 反馈路径包括第一和第二电容器（+ C REF ）和（-C REF ），其中第一板在公共板节点处共同电耦合，并且开关电路 -310d），用于在采样阶段将所选参考电压采样到电容器的第二板上。 积分器级还包括用于在积分阶段期间选​​择性地耦合公共板节点和求和节点的开关（305a，305b）。 版权所有（C）2007，JPO＆INPIT

公开(公告)号：JP2006521719A

公开(公告)日：2006-09-21

申请号：JP2006501198

申请日：2004-02-26

Applicant: シーラス ロジック,インコーポレイテッドCirrus Logic,Inc.

Inventor： ジョン ローレンス メランソン，

IPC: H03M7/32 ,  G10L19/00 ,  H03B29/00 ,  H03H17/04 ,  H03M3/02 ,  H03M7/36 ,  H04R3/14

CPC classification number: H03H17/04 ,  H03B29/00 ,  H03M7/3028 ,  H03M7/304

Abstract: ノイズシェーピングシステムには、内側ループと外側ノイズシェーピングループとが含まれる。 内側ノイズシェーピングループには、内側ループフィルタと、内側ループフィルタの出力を量子化する量子化器とが含まれる。 外側ノイズシェーピングループには、内側ノイズシェーピングループの量子化器からフィードバックを受け取る入力部と、内側ノイズシェーピングループの内側ループフィルタの入力部を駆動する出力部とを有する外側ループフィルタが含まれる。

公开(公告)号：JP2005532732A

公开(公告)日：2005-10-27

申请号：JP2004519530

申请日：2003-04-16

Applicant: シーラス ロジック,インコーポレイテッドCirrus Logic,Inc.

Inventor： ジョン ローレンス メランソン，

IPC: H03M7/32 ,  H03M3/00 ,  H03M7/36

CPC classification number: H03M7/3006 ,  H03M7/3026 ,  H03M7/304

Abstract: ノイズ伝達関数の信号ベースバンドでのノイズの減衰を特徴とする第１のセットの極とゼロ点、並びに、ノイズ伝達関数のベースバンドの帯域外の少なくとも１つの追加帯域内のノイズを減衰させることを特徴とする少なくとも１つの追加セットの少なくとも１つの極と少なくとも１つのゼロ点を生成するフィルタシステム（５０１ａ、５０ｂ）を備えたノイズシェーパ。 減衰帯域は、前記ノイズ伝達関数の信号ベースバンドに減衰帯域を含み得る。

公开(公告)号：JP2004518348A

公开(公告)日：2004-06-17

申请号：JP2002558606

申请日：2002-01-03

Applicant: シーラス ロジック,インコーポレイテッドCirrus Logic,Inc.

Inventor： シャオミン ウー， ,  ジョセフ ジェイソン ウェルサー， ,  クリシュナン スブラマニアム，

IPC: H04R3/00 ,  H03F1/00 ,  H03G3/34

CPC classification number: H03F3/181 ,  H03F2203/7236 ,  H03G3/348

Abstract: 負荷（５０６）にかかる電圧をランピングするための回路は、ランプ上昇波形を発生するためにコンデンサ（５０１）に充電する充電回路（５００）を含む。 回路（５１１）は、選択的に、ランプ上昇モードの間に、負荷（５０６）から第一ドライバ（５１０）を切り離し、そして通常動作モードの間に、負荷（５０６）と第一ドライバ（５１０）を結合する。 ランプ上昇ドライバ（５０７ａ）は、充電回路（５００）により発生したランプ上昇波形に応答して、負荷（５０６）にかかる電圧をランプ上昇するためにランプ上昇モードの間に、負荷（５０６）と選択的に結合する。 放電回路（５０３ｄ，５１４ａ，ｂ）は、パワーダウン波形を発生するためにコンデンサ（５０１）を放電する。 回路（５１１）は、出力負荷（５０６）に介する電圧のランプ下降の間に、出力負荷（５０６）から第一ドライバ（５０１）を選択的に切り離す。
【選択図】図５Ｃ

公开(公告)号：JPH1092118A

公开(公告)日：1998-04-10

申请号：JP10640997

申请日：1997-04-23

Applicant: CIRRUS LOGIC INC

Inventor： SPURBECK MARK S ,  DU LI ,  TRENT DUDLEY O ,  BLISS WILLIAM G ,  FEYH GERMAN S ,  BEHRENS RICHARD T

IPC: G11B5/012 ,  G11B5/035 ,  G11B5/09 ,  G11B20/10 ,  G11B20/14 ,  G11B20/18 ,  H03H15/00 ,  H03H17/02 ,  H03H17/06 ,  H04L7/00 ,  H04L7/02 ,  H04L25/03

Abstract: PROBLEM TO BE SOLVED: To realize a discrete time filter of a higher order and an analog filter of a lower order by using a sampling read channel which is provided with a sampling device, with an adaptive equalizer, with a restriction circuit and with a discrete time sequence detector. SOLUTION: In a sampled amplitude read channel, an interpolated timing recovery B100 is provided instead of a conventional sampling timing recovery. In addition, a write frequency synthesizer 52 generates a baut rate write clock 54 which is given to a write circuit 9. A sampling device 24, a discrete time equalizer filter B103 and the interpolated timing recovery B100 generate an asynchronous read clock 54 which is clock-matched at a frequency CDR 30 with reference to a present zone.