-
公开(公告)号：KR101352980B1
公开(公告)日：2014-01-22
申请号：KR1020070101624
申请日：2007-10-09
CPC classification number: H04B7/2637 , H04B7/12
Abstract: 본 발명은 제어 정보 및 패킷 데이터 송수신 방법 및 장치에 관한 것이다. 이를 위하여 본 발명은 제어 정보를 전송하는 제어 채널을 생성하는 제어 채널 생성단계; 상기 제어 채널의 전송 여부를 알려주는 제어 표식 채널을 생성하는 제어 표식 채널 생성단계; 상기 제어 정보에 기초하여 패킷 데이터를 전송하기 위한 데이터 채널을 생성하는 데이터 채널 생성단계; 상기 제어 채널, 제어 표식 채널 및 데이터 채널을 멀티플렉싱하는 멀티플렉싱단계; 및 상기 제어 채널, 제어 표식 채널 및 데이터 채널을 전송하는 전송단계;를 포함하는 것을 특징으로 하는 제어 채널 및 패킷 데이터 전송방법을 제공한다. 이를 통해 본 발명은 하향링크를 통해 데이터 전송을 위한 제어 정보를 전송함에 있어서, 제어 정보의 전송 여부를 위한 별도의 정보를 전송함으로써 전송 제어 정보가 없을 경우에는 전송하지 않고, 해당 자원을 데이터 전송에 사용할 수 있도록 한다.
제어 채널, OFDM, 멀티플렉싱, 제어 표식 채널-
公开(公告)号：KR101146533B1
公开(公告)日：2012-05-25
申请号：KR1020050061751
申请日：2005-07-08
Applicant: 삼성전자주식회사
IPC: G02F1/1337
CPC classification number: G02F1/1345 , G02F1/1339
Abstract: An array substrate includes a display region having a plurality of pixel parts and a peripheral region surrounding the display region. The array substrate also includes a switching element, a pixel element, a metal pattern, a pixel electrode pattern and an alignment layer. The switching element is in each of the pixel parts. The switching element is electrically connected to gate and source lines. The pixel electrode is electrically connected to the switching element. The metal pattern part is in the peripheral region. The pixel electrode pattern part is on the metal pattern part. The alignment layer is on the pixel electrode and the pixel electrode pattern part. Therefore, the array substrate may be securely combined with an alignment substrate to improve an impact resistance of a display device.
-
公开(公告)号：KR101006436B1
公开(公告)日：2011-01-06
申请号：KR1020030081536
申请日：2003-11-18
Applicant: 삼성전자주식회사
IPC: G02F1/136
CPC classification number: G02F1/136286 , G02F1/133707 , G02F2001/13625
Abstract: 절연 기판 위에 게이트 전극을 포함하는 게이트선 및 유지 전극을 포함하는 유지 배선이 형성되어 있다. 이들을 덮는 게이트 절연막 상부에는 반도체층과 도핑된 비정질 규소의 저항성 접촉층을 형성되어 있다. 게이트 절연막의 상부에는 게이트선과 절연되어 교차하고 저항성 접촉층과 접하는 소스 전극을 가지며, 굴곡부를 통하여 이중의 선상으로 배치되어 있는 부분을 포함하는 데이터선과 소스 전극과 마주하는 드레인 전극이 형성되어 있다. 이들을 덮는 보호막의 상부에는 접촉구를 통하여 드레인 전극과 연결되어 있는 화소 전극이 형성되어 있다. 이때, 데이터선의 일부는 이웃하는 화소의 화소 전극과 중첩되어 있다.
액정표시장치, 기생용량, 스티치, 화소전극, 데이터선-
公开(公告)号：KR100921774B1
公开(公告)日：2009-10-15
申请号：KR1020070126042
申请日：2007-12-06
Abstract: 스크램블링 시퀀스를 생성하는 장치는 복수의 제1 비트를 포함하고, 클럭당 디지털 변조의 차수에 해당하는 비트의 수를 이동시키는 제1 쉬프트 레지스터, 복수의 제2 비트를 포함하고, 클럭당 디지털 변조의 차수에 해당하는 비트의 수를 이동시키는 제2 쉬프트 레지스터 및 스크램블링 시퀀스를 생성하는 복수의 제1 배타적 논리합 연산부를 포함한다.
복수의 제1 배타적 논리합 연산부 각각은 복수의 제1 비트 중 하나와 복수의 제2 비트 중 하나를 배타적 논리합 연산하여 스크램블링 시퀀스의 한 비트를 생성하고, 복수의 제1 배타적 논리합 연산부의 개수는 디지털 변조의 차수에 해당하는 비트의 개수에 해당한다.
복조, 스크램블링 시퀀스, 스크램블링-
公开(公告)号：KR100908133B1
公开(公告)日：2009-07-16
申请号：KR1020070121302
申请日：2007-11-27
IPC: H04B17/00
Abstract: 본 발명은 단말기 시험 장치 및 그 방법에 관한 것이다.
본 발명에서는, 단말기와 데이터를 송수신하는 기지국의 유무를 확인하며, 확인된 사항에 따라 기지국이 존재하지 않는 오프 라인 모드이면, 기지국을 대신하여 단말기의 모뎀 상태를 시험하는 검증 신호를 생성한다. 이어, 생성된 검증 신호를 소정의 형태로 변환하여 단말기로 제공한다. 그러면, 단말기는 제공 받은 신호를 복조한 후, 복조된 검증 신호를 토대로 단말기의 모뎀이 정상인지를 확인한다. 이를 통해, 단말기 관계자로 하여금 디버깅(Debugging)이 쉽도록 한다.
한편, 확인된 사항에 따라 기지국이 존재하는 온 라인 모드이면, 단말기 내 적어도 하나의 기능부로부터 모뎀의 정상 여부를 확인할 수 있는 각종 정보를 수집한다. 그리고, 수집된 정보를 단말기 관계자에게 제시한다. 이는 곧, 단말기 개발 시간 단축 및 비용 절감을 이룰 수 있도록 한다.
단말기, 모뎀, 기지국, 검증, 온/오프 라인, 겸용, 개발 시간, 비용Abstract translation: 提供了一种测试终端的装置和方法，通过在存在基站的在线环境中通知终端是否处于正常状态，缩短了开发时间，达到了节约成本的效果。 主计算机（201）确认是否存在与终端收发数据的基站。 在不存在基站的离线的情况下，主机生成用于测试终端的调制解调器状态的验证信号。 离线传输测试单元（203）将生成的验证信号转换为特定格式的信号。 转换后的验证信号被提供给终端。 在基站退出的在线模式的情况下，收集状态信息。
-
Patent Agency Ranking
公开(公告)号：KR1020090063592A
公开(公告)日：2009-06-18
申请号：KR1020070131020
申请日：2007-12-14
IPC: H04B7/26
CPC classification number: H04L5/0053 , H04L1/004 , H04L5/0058 , H04W52/04 , H04W72/042
Abstract: An apparatus for efficiently decoding one or more control channel in a mobile communications terminal is provided to decode control channel data according to the kind of control channel received to the mobile communication terminal. A control information channel decoder(110) decodes control information channel data corresponding to a bit number. A downlink control channel decoder(120) decodes downlink control channel data by using a data block corresponding to the number of bits. A feedback channel decoder(130) decodes feedback channel data corresponding to bit repetition information. A transmission power control channel decoder(140) decodes transmission power control channel data corresponding to an encoding sequence.
Abstract translation: 提供一种用于在移动通信终端中有效解码一个或多个控制信道的装置，以根据接收到移动通信终端的控制信道的种类对控制信道数据进行解码。 控制信息信道解码器（110）解码对应于比特数的控制信息信道数据。 下行链路控制信道解码器（120）通过使用对应于比特数的数据块来解码下行链路控制信道数据。 反馈信道解码器（130）解码对应于比特重复信息的反馈信道数据。 发送功率控制信道解码器（140）解码对应于编码序列的发送功率控制信道数据。
-
公开(公告)号：KR1020090063004A
公开(公告)日：2009-06-17
申请号：KR1020070130509
申请日：2007-12-13
IPC: H04W28/22
Abstract: A derate matching method and an apparatus therefor are provided to simultaneously derate-match a plurality of large sized data, thereby shortening a derate matching time. A derate matching apparatus successively stores received data(S300). The derate matching apparatus calculates the number of bits to be derate-matched initially among the received data and performs derate matching(S310). The derate matching apparatus repeats a derate matching process until variables, I and K, become the same(S320). The derate matching apparatus combines accumulated bits to be derate-matched while the variable I becomes from 1 to K in order to generate output data(S330).
Abstract translation: 提供一种降额匹配方法及其装置，用于同时降低匹配多个大尺寸数据，从而缩短降额匹配时间。 降级匹配装置依次存储接收的数据（S300）。 降额匹配装置计算在接收数据中最初降级匹配的比特数，并执行降级匹配（S310）。 降额匹配装置重复降额匹配过程，直到变量I和K变得相同（S320）。 为了产生输出数据，降额匹配装置将累加的比特组合为降序匹配，同时变量I从1变为K，以产生输出数据（S330）。
-
公开(公告)号：KR1020090059430A
公开(公告)日：2009-06-11
申请号：KR1020070126290
申请日：2007-12-06
CPC classification number: H04L1/0013 , H03M13/2778 , H03M13/2792
Abstract: An apparatus and a method for processing a signal are provided to consecutively encode a plurality of code blocks by collecting a rate matching result bit of an information bit and a parity bit into a bit stream. An encoder(150) encodes an input signal, and outputs an information bit, a first parity bit, and a second parity bit. A rate matching device(160) collects a rate matching result bit of the information bit, the first parity bit, and the second parity bit into a bit stream while rate-matching the information bit, the first parity bit, and the second parity bit. A block interleaver(170) block-interleaves the bit stream. A collecting period and a block interleaving period are overlapped.
Abstract translation: 提供了一种用于处理信号的装置和方法，用于通过将信息比特和奇偶校验比特的速率匹配结果比特收集到比特流中来对多个码块进行连续编码。 编码器（150）对输入信号进行编码，并输出信息比特，第一奇偶校验位和第二奇偶校验位。 速率匹配装置（160）将信息比特，第一奇偶校验位和第二奇偶校验比特的速率匹配结果比特收集到比特流中，同时对信息比特，第一奇偶校验位和第二奇偶校验位进行速率匹配 。 块交织器（170）块比特流进行交织。 收集周期和块交织周期重叠。
-
公开(公告)号：KR1020090059280A
公开(公告)日：2009-06-11
申请号：KR1020070126042
申请日：2007-12-06
CPC classification number: H04L9/06 , H04L25/03866 , H04L2012/5673
Abstract: An apparatus for generating a scrambling sequence is provided to perform a parallel processing of a signal by outputting a scrambling sequence having the number of bits corresponding to a digital modulation order. A first shift register(R100) moves a plurality of first bits as the number of bits corresponding to a digital modulation order per a clock. A second shift register(R200) moves a plurality of second bits as the number of bits corresponding to a digital modulation order per a clock. A plurality of first exclusive OR operation parts(300) outputs a scrambling sequence as the number of bits corresponding to a digital modulation order per a clock. Each first exclusive OR operation part operates at least one among a plurality of first bits and at least one among a plurality of second bits, and generates one bit of the scrambling sequence.
Abstract translation: 提供一种用于产生加扰序列的装置，通过输出具有对应于数字调制阶数的位数的加扰序列来执行信号的并行处理。 第一移位寄存器（R100）将多个第一位移动为每个时钟对应于数字调制阶数的位数。 第二移位寄存器（R200）将多个第二位移动为每个时钟对应于数字调制阶数的位数。 多个第一异或运算部分（300）输出加扰序列作为每个时钟对应于数字调制阶数的比特数。 每个第一异或运算部分操作多个第一比特和多个第二比特中的至少一个中的至少一个，并产生加扰序列的一个比特。
-
公开(公告)号：KR1020090054172A
公开(公告)日：2009-05-29
申请号：KR1020070120903
申请日：2007-11-26
IPC: G06F17/10
CPC classification number: G06F17/10
Abstract: 역탄젠트 계산 장치는 정의역의 분모의 유효 비트수를 계산하고, 정의역의 분자의 유효 비트수를 계산한다. 또한, 역탄젠트 계산 장치는 분모의 유효 비트수와 분자의 유효 비트수의 차이를 계산하여, 차이를 통해 정의역에 대한 역탄젠트 결과를 계산한다.
이로써, 역탄젠트 계산 방법 및 장치는 적은 하드웨어를 이용하여 역탄젠트 함수를 계산할 수 있다.
역탄젠트
-
-
-
-
-
-
-
-
-
Search Results
145
records
(took 0.034 seconds)
