公开(公告)号：KR1020170107769A

公开(公告)日：2017-09-26

申请号：KR1020160031490

申请日：2016-03-16

Applicant: 에스케이하이닉스 주식회사 ,  한국과학기술원

Inventor： 하정석 ,  정수황 ,  김대성

IPC: G06F11/10 ,  G06F13/16

CPC classification number: H03M13/15 ,  H03M13/152 ,  H03M13/2906 ,  H03M13/6566

Abstract: 본발명의일실시예에따른메모리시스템에있어서, 메시지또는인코딩메시지를대칭적구조를갖는블록단위연접비씨에에치(BCH)부호를이용하여소정의행부호및 상기소정의행부호와대칭구조를갖는소정의열부호로구성된메시지매트릭스를구성하는컨트롤러를포함할수 있다.

Abstract translation: 根据本发明，消息，或编码消息中具有（BCH）代码规定的行代码的级联块单元中BC对称结构值的一个实施例的存储器系统中，并且所述使用所述对称预定行代码 以及配置由具有预定列号的预定列注释组成的消息矩阵的控制器，该预定列号具有预定列号。

公开(公告)号：KR101718543B1

公开(公告)日：2017-03-22

申请号：KR1020100114203

申请日：2010-11-17

Applicant: 한국과학기술원

Inventor： 하정석 ,  강동협

IPC: H03M13/11

Abstract: LDPC 코드(Low Density Parity Check Code) 부호를위한복호방법이개시된다. LDPC 코드부호를위한복호방법은복호반복횟수를초기화하는초기화단계, 수신신호로부터각각의검사노드의가중치를계산하는가중치계산단계, 상기가중치를이용하여반전함수값을계산하는반전함수값계산단계, 상기반전함수값을문턱값과비교하여경판정값을반전하고, 상기수신신호의값을조절하여상기가변노드의신뢰도를갱신하는신뢰도갱신단계, 갱신된상기가변노드의신뢰도를이용하여신드롬벡터를계산하는패리티검사단계, 상기신드롬벡터가 0이면상기경판정값에근거한경판정벡터를부호어로출력하는부호어단계, 및상기신드롬벡터가 0이아니면상기복호반복횟수에따라상기가중치계산단계로궤환하는궤환단계를포함한다. 본발명에의한복호방법은비트반전알고리즘을기반으로가변노드의신뢰도갱신하여높은에러정정성능을제공할수 있다.

公开(公告)号：KR1020170003743A

公开(公告)日：2017-01-10

申请号：KR1020150092584

申请日：2015-06-30

Applicant: 에스케이하이닉스 주식회사 ,  한국과학기술원

Inventor： 하정석 ,  김대성

IPC: G06F11/10 ,  G06F12/02

CPC classification number: H03M13/1575 ,  G11C29/52 ,  G11C2029/0411 ,  H03M13/1515 ,  H03M13/152 ,  H03M13/1525 ,  H03M13/1545 ,  H03M13/2909 ,  H03M13/2912 ,  H03M13/2927

Abstract: 본기술은컨트롤러, 메모리장치및 호스트를포함하는플래시메모리시스템의동작방법에있어서, 상기메모리장치로부터수신된코드워드로부터제1신드롬연산을수행하여제1신드롬값을산출하는단계; 상기제1신드롬값에기초하여에러위치및 에러위치의개수를산출하는단계; 상기에러위치에기초하여상기코드워드의에러비트값을반전시켜에러를정정하는단계; 상기정정된코드워드로부터제2신드롬연산을통해제2신드롬값을산출하는단계; 상기제2신드롬값에기초하여상기정정된코드워드의에러를확인하는단계; 에러확인결과, 에러가존재하지않는경우, 상기제1신드롬값을변경하는단계; 및상기정정된코드워드및 성공플래그를상기호스트에전달하는단계를포함할수 있다.

Abstract translation: 闪速存储器系统的操作方法包括：将第一校正值获得到码字; 基于第一个综合征值获得错误的位置和错误位置的数量; 通过基于错误的位置翻转码字的错误位的位值来纠错码字，以产生纠错码字; 获得第二校正值到纠错码字; 基于所述第二综合征值确定在所述纠错码字中是否发现错误; 当确定在纠错码字中没有发现错误时，改变第一个综合征值; 以及当确定在纠错码字中发现错误时，通过重新翻转翻转的比特值，将经纠错的码字恢复到码字。

公开(公告)号：KR1020160132777A

公开(公告)日：2016-11-21

申请号：KR1020160057231

申请日：2016-05-10

Applicant: 한국전자통신연구원 ,  한국과학기술원

Inventor： 곽병재 ,  하정석 ,  임상훈 ,  윤상석

IPC: H04L9/08

Abstract: 무선채널의상반성(reciprocity)을이용하여랜덤시퀀스를획득하는단계, 랜덤시퀀스를바탕으로보안통신을위한보안키를생성하는단계, 그리고무선채널의측정결과로부터측정된평탄도가미리결정된임계값을초과하는경우, 상기보안키의생성을중단하는단계를통해보안키를생성하는방법및 장치가제공된다.

公开(公告)号：KR101644712B1

公开(公告)日：2016-08-02

申请号：KR1020140180403

申请日：2014-12-15

Applicant: 한국과학기술원

Inventor： 하정석 ,  김대성

IPC: H03M13/15

Abstract: 일실시예에따른복호방법은, 메시지를블록단위로분할하고, 상기분할된메시지블록을행과열로구성된 2차원으로배치하는단계; 상기 2차원으로배치된메시지블록에상기메시지를보호하기위한블록단위연접 BCH 부호를생성하고, 상기블록단위연접 BCH 부호의내부또는외부에 SPC(Single Parity Check) 부호를부가하여 SPC 블록을저장하는단계; 오류가발생함에따라상기블록단위연접 BCH 부호의제1 복호화를수행하는단계; 및상기제1 복호화를수행한상기블록단위연접 BCH 부호의패리티부분에남아있는오류를정정하기위하여상기블록단위연접 BCH 부호의제2 복호화를수행하는단계를포함할수 있다.

公开(公告)号：KR101562220B1

公开(公告)日：2015-10-22

申请号：KR1020080112324

申请日：2008-11-12

Applicant: 삼성전자주식회사 ,  한국과학기술원

Inventor： 김성환 ,  황성수 ,  이종호 ,  정성윤 ,  윤상보 ,  하정석 ,  아주지카이스 ,  배슬기 ,  강동협 ,  황대성

IPC: H03M13/11 ,  H04L1/00

CPC classification number: H03M13/1171

Abstract: 비이진저밀도패리티검사부호를위한복호방법및 장치에관한것으로서, 저밀도패리티검사부호를위한복호방법은, 채널로부터수신되는신호를복조하여 LLR 값을생성하는과정과, 상기생성된 LLR 값들중 큰값을가지는순서대로소정수의 LLR 값을선택하는과정과, 상기선택된 LLR값들중 가장큰 LLR값과나머지 LLR값들각각의차이값을계산하는과정과, 상기가장큰 LLR값과상기계산된차이값들로이루어진메시지벡터를이용하여 LDPC 복호를수행하는과정을포함하여, 검사노드갱신의연산복잡도를감소시키면서동시에성능이열화되는정도를줄일수 있다.

公开(公告)号：KR1020150061797A

公开(公告)日：2015-06-05

申请号：KR1020130145958

申请日：2013-11-28

Applicant: 한국과학기술원

Inventor： 하정석 ,  임상훈

IPC: H04W24/00 ,  H04B7/04

Abstract: 기지국에서파일럿오염공격(Pilot Contamination Attack)을검출하는방법은상향링크트레이닝과정에서복수의사용자단말들로부터복수의사용자단말들각각이전송하는상향링크트레이닝시퀀스를포함하는신호를수신하는단계; 상기수신된신호를이용하여상기복수의사용자단말들중 적어도하나의사용자단말에대응하는채널추정정보를추출하는단계; 일반화된최대우도검출(Generalized Likelihood Ratio Test; GLRT) 기법을적용하기위해, 상기채널추정정보에기초하여상기적어도하나의사용자단말로부터수신된상향링크트레이닝시퀀스전력을획득하는단계; 및상기상향링크트레이닝시퀀스전력에상기일반화된최대우도검출기법을적용하여상기적어도하나의사용자단말에대한파일럿오염공격이존재하는지여부를판단하는단계를포함한다.또한, 사용자단말에서파일럿오염공격(Pilot Contamination Attack)을검출하는방법은하향링크정보전송과정동안기지국에서생성한하향링크정보및 상향링크트레이닝시퀀스전력을수신하는단계; 상기상향링크트레이닝시퀀스전력을이용하여상기하향링크정보에포함되는하향링크채널이득에대한파일럿오염공격이존재하지않는경우의기대값을계산하는단계; 및상기기대값및 상기하향링크정보에일반화된최대우도검출(Generalized Likelihood Ratio Test; GLRT) 기법을적용하여적어도하나의사용자단말에대한파일럿오염공격이존재하는지여부를판단하는단계를포함한다.

Abstract translation: 本发明涉及在时分双工（TDD）多用户多输入多输出（MU-MIMO）环境中检测导频污染攻击的系统和方法。 根据本发明的检测导频污染攻击的方法包括以下步骤：在向上链路训练过程中从多个用户终端接收包括从多个用户终端分别发送的向上链路训练序列的信号; 通过使用所接收的信号来提取与所述多个用户终端中的至少一个用户终端对应的信道估计信息; 以及基于所述信道估计信息获得从所述至少一个用户终端接收的向上链路训练序列电力，以应用广义似然比检验（GLRT）技术。

公开(公告)号：KR101357544B1

公开(公告)日：2014-02-05

申请号：KR1020120073372

申请日：2012-07-05

Applicant: 한국과학기술원

Inventor： 하정석 ,  조성근

IPC: G11C29/42 ,  H03M13/15 ,  H03M13/27

Abstract: 본 발명은 연접 BCH 부호, 복호 및 다계층 복호 회로 및 방법, 이를 이용한 플래쉬 메모리 장치의 오류 정정 회로 및 플래쉬 메모리 장치에 관한 것으로, 본 발명에 의한 연접 BCH 다계층 복호 회로는, 연접 BCH 부호 일부를 인가받아 BCH 복호를 수행하여 제 1 출력 BCH 부호 또는 그에 의해 보호되는 제 1 출력 데이터를 출력하는 제 1 스테이지 복호부와, 상기 제 1 출력 BCH 부호 또는 상기 제1 출력 데이터를 두 개 이상의 블록(block)으로 나눠 디인터리빙(de-interleaving)하여 출력하는 디인터리빙부와, 상기 디인터리빙부의 출력을 BCH 복호하여 제 2 출력 BCH 부호 또는 그에 의해 보호되는 제 2 출력 데이터를 출력하는 제 2 스테이지 복호부와, 상기 제 2 출력 BCH 부호 또는 상기 제 2 출력 데이터를 두 개 이상의 블록으로 나눠 인터리빙하여 상기 제 1 스테이지 복호부로 출력하는 인터리빙부 및, 상기 제 1 및 제 2 스테이지 복호부에서 복호 결과 정보(실패 또는 성공)를 인가받고 상기 제 2 출력 BCH 부호 또는 그에 의해 보호되는 제 2 출력 데이터를 인가받아 복호 실패 블록에 대해 추가 복호를 실행하는 추가 복호부를 포함하고 있다.

Abstract translation: 本发明级联BCH码，解码和多层解码电路和方法，涉及此，根据本发明的误差校正电路和使用该闪存器件的闪存器件，级联BCH多层解码电路，所述级联BCH码部 它接收到所述第一级的解码部和所述第一输出BCH码或第一输出数据到一个以上的块的第一输出数据输出到第一输出BCH码或保护，从而执行BCH解码（块 ）到解交织（解交织）分发到输出，用于输出第二输出数据是所述第二输出BCH码的第二级的解码部，或通过将其以BCH解码的解交织的输出处提供的解交织单元和 ，第二输出到BCH码或所述第二交织的输出数据分成第一阶段解码部分的两个或多个块 交织单元，用于输出，并且第一和第二接收解码结果信息被接收的阶段解码单元上（失败或成功）是第二输出数据是所述第二输出BCH码，或通过将其用于解码失败块提供 另外还有一个解码单元用于执行额外的解码。

公开(公告)号：KR101355988B1

公开(公告)日：2014-01-29

申请号：KR1020120073370

申请日：2012-07-05

Applicant: 한국과학기술원

Inventor： 하정석 ,  조성근

IPC: G11C29/42 ,  H03M13/15 ,  H03M13/27

Abstract: 본 발명은 연접 BCH 부호, 복호 및 다계층 복호 회로 및 방법, 이를 이용한 플래쉬 메모리 장치의 오류 정정 회로 및 플래쉬 메모리 장치에 관한 것으로, 플래쉬 메모리 장치를 위한 부호, 복호 및 다계층 복호를 통해서 오류 정도에 따라 지연 시간을 조정할 수 있다.
본 발명에 의한 연접 BCH 다계층 복호 회로는, 본 발명에 의한 연접 BCH 부호 회로는, 연접 BCH 부호 일부를 인가받아 BCH 복호를 수행하여 제 1 출력 BCH 부호 또는 그에 의해 보호되는 제 1 출력 데이터를 출력하는 제 1 스테이지 복호부; 상기 제 1 출력 BCH 부호 또는 상기 제1 출력 데이터를 두 개 이상의 블록(block)으로 나눠 디인터리빙(de-interleaving)하여 출력하는 디인터리빙부; 상기 디인터리빙부의 출력을 BCH 복호하여 제 2 출력 BCH 부호 또는 그에 의해 보호되는 제 2 출력 데이터를 출력하는 제 2 스테이지 복호부; 상기 제 2 출력 BCH 부호 또는 상기 제 2 출력 데이터를 두 개 이상의 블록으로 나눠 인터리빙하여 상기 제 1 스테이지 복호부로 출력하는 인터리빙부; 및 상기 제 1 및 제 2 스테이지 복호부의 동작 상태를 모니터링하여 복호 성공 블록을 파악하고, 복호 성공 블록에 대해서는 새로운 연접 BCH 부호를 입력받을 때 까지 전력 공급을 일시 차단하는 디코더 전력 제어부;를 포함하고 있다.

公开(公告)号：KR1020140006444A

公开(公告)日：2014-01-16

申请号：KR1020120073370

申请日：2012-07-05

Applicant: 한국과학기술원

Inventor： 하정석 ,  조성근

IPC: G11C29/42 ,  H03M13/15 ,  H03M13/27

CPC classification number: G11C29/42 ,  G11C16/0483 ,  H03M13/152 ,  H03M13/27

Abstract: The present invention relates to a connected BCH coding and decoding, a multi-layer decoding circuit, a method, an error correction circuit of a flash memory device, and the flash memory device, capable of controlling delay time according to error degrees using multi-layer decoding, decoding, and coding for the flash memory. The present invention relates to the connected BCH multi-layer decoding circuit comprising: a first stage decoding unit for outputting first output data protected by executing the BCH decoding by receiving a part of the connected BCH code; a deinterleaving unit for outputting the first output data or the first output BCH code by dividing the first output BCH code or the first output data into two or more blocks; a second stage decoding unit for outputting second output data protected by a second output BCH code by decoding the output of the deinterleaving unit; an interleaving unit for outputting the second output BCH code or the second output data by dividing the second BCH code or the second output data into two or more blocks; and a decoder power control unit for temporally blocking the power supply until a new BCH code is received for a decoding success block and by obtaining the decoding success block by monitoring the operation condition of the first and the second stage decoding unit.

Abstract translation: 本发明涉及连接的BCH编码和解码，多层解码电路，方法，闪速存储器件的误差校正电路和闪速存储器件，能够根据误差度来控制延迟时间， 闪存的层解码，解码和编码。 本发明涉及连接的BCH多层解码电路，包括：第一级解码单元，用于通过接收所连接的BCH码的一部分来输出通过执行BCH解码保护的第一输出数据; 去交错单元，用于通过将第一输出BCH码或第一输出数据分成两个或更多个块来输出第一输出数据或第一输出BCH码; 第二级解码单元，用于通过对解交织单元的输出进行解码来输出由第二输出BCH码保护的第二输出数据; 交错单元，用于通过将第二BCH码或第二输出数据分成两个或更多个块来输出第二输出BCH码或第二输出数据; 以及解码器功率控制单元，用于暂时阻断电源，直到接收到用于解码成功块的新的BCH码，并且通过监视第一和第二级解码单元的操作条件来获得解码成功块。