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公开(公告)号：KR1019960009492A
公开(公告)日：1996-03-22
申请号：KR1019940019539
申请日：1994-08-08
Applicant: 한국전자통신연구원
IPC: H04L12/46
Abstract: 본 발명은 광대역 종합 정보 통신망(B-ISDN)의 로컬시스템에서 ATM 계층과 물리 계층 사이의 접속 검사에 정보 전달의 최소 단위가 되는 ATM 셀의 헤더 에러 제어(HEC:Header Error Control) 필드를 사용하는 계층 접속 검사 장치에 관한 것으로, 셀의 HEC 필드를 사용하여 분리된 두 칩 (또는 PCB)사이에 CPU를 통한 영구적 통신 패스를 열어주고, 이들 사이의 접속 규격(Interface Specification)의 불만족에 기인한 접속 비트 에러 및 접속 오류를 서비스 중단 없이 찾아내기 위하여 HEC 필드에 접속 에러 검출을 위한 데이타를 삽입하는 제1 및 제2송신 접속수단(5,9); 에러 표시를 위한 데이타와 결과 신호를 출력하는 제1 및 제2수신 접속 수단을(7)을 구비하여 대역폭을 절약하고, 서비스의 중단없이 시스템의 오 동작에 대하여 자체적으로 검색할 수 있어 시스템의 안정성과 신뢰성을 향상시키는 효과가 있다.
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Patent Agency Ranking
公开(公告)号：KR1019940016245A
公开(公告)日：1994-07-22
申请号：KR1019920026121
申请日：1992-12-29
IPC: G11C11/407
Abstract: 본 발명은 연결 메모리(20)를 구비하고 있는 티디엠(TDM) 버스형 시분할 스위치의 모든 채널에 대해 브로드캐스팅할 수 있도록, 상기 티디엠(TDM) 버스형 시분할 스위치의 채널 수 만큼 구비되며, 디코더(40)의 어느 한 출력단 및 해당 채널의 어느한 8비트 데이타 래지스터(50) 입력단 간에 연결되는 브로드캐스팅 회로에관한 것으로, 연결 메모리(20)의 3비트 출력단(D8, D9, D10)에 각각 하나의 입력단이 연결되고, 각각의 다른 한 입력단으로는 해당 채널의 인식자(ID)를 입력하도록 연결된 3개의 배타적 부논리곱(EX-NOR) 게이트(61 내지 63)와, 상기 연결 메모리(20)의 인에이블 출력단(D7)에 한 입력단이 연결되고, 상기 배타적 부논리곱(EX-NOR) 게이트(61 내지 63)의 각 출력단에 세 입력단이 연결된 논리합(OR) 게이트(64)와, 상기 연결 메모리(20)의 3비트출력단(D8, D9, D10)에 입력단이 연결된 3입력 논리곱(AND) 게이트(65)와 상기 디코더(40)의 어느 한 출력단과 상기 논리합(OR) 게이트(64) 및 논리곱(AND) 게이트(65)의 출력단에 입력단이 연결되고 그 출력단은 상기 티디엠(TDM) 버스형 시분할 수위치에 구비된 어느 한 데이타 레지스터(50)에 연결되는 멀티플렉서(66)로 구성되어, TDM 버스형 시분한 스위치의 경우에도 모든 채널에 대해 브로드캐스팅(Broadcasting) 할 수 있도록 한다.
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公开(公告)号：KR1019920007094B1
公开(公告)日：1992-08-24
申请号：KR1019890020555
申请日：1989-12-30
IPC: H04K1/00
Abstract: The parallel scrambling circuit realizes multiple transmission system by processing transmission signal with high speed by 8-bit units. The circuit includes a series to parallel converter (21) for converting serial input data to 8-bit parallel data, a first latch (22) for latching the 8-bit parallel data, a PN sequence generator (23) for generating 7 PN sequences a decimation sequence generator (24) for generating 8 decimation sequences related to 8-bit parallel data, a scrambling output generator (25) for scrambling the 8-bit parallel data, a second latch (26) for latching the scrambled 8-bit parallel data, and a parallel to series converter (27) for converting 8-bit scrambled data to serial data.
Abstract translation: 并行加扰电路通过8位单位高速处理传输信号实现多传输系统。 该电路包括用于将串行输入数据转换为8位并行数据的串并联转换器（21），用于锁存8位并行数据的第一锁存器（22），用于产生7个PN序列的PN序列发生器（23） 用于产生与8位并行数据相关的8个抽取序列的抽取序列生成器（24），用于对8位并行数据进行加扰的加扰输出发生器（25），用于锁存8位并行数据的第二锁存器 数据和并行到串行转换器（27），用于将8位加扰数据转换为串行数据。
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