公开(公告)号：KR1020070061173A

公开(公告)日：2007-06-13

申请号：KR1020060055076

申请日：2006-06-19

Applicant: 한국전자통신연구원

Inventor： 조상인 ,  신철호 ,  강규민 ,  최성우 ,  최상성 ,  정진균 ,  김용은

IPC: G06F7/496

Abstract: A high-speed low-power consuming fixed-point multiplier and a method thereof are provided to realize high operation speed while reducing hardware area and power consumption by dividing an input bit into a plurality of partial bit groups and calculating/adding partial products of each partial bit group. A partial product unit divides the input bit into the plurality of partial bit groups by each bit unit, calculates the partial product by multiplying a fixed coefficient by each partial bit group, and obtains the final multiplication result by adding the partial products. The partial product unit performs multiplication of each bit group by using each partial product calculator(41,42). The plurality of partial product calculators perform a calculation process in parallel. The partial product unit generates the plurality of partial products by using a CSD(Canonic Sign Digit) algorithm and adds the partial products by using a Wallace-tree algorithm.

Abstract translation: 提供了一种高速低功耗定点倍增器及其方法，以通过将输入比特划分成多个部分比特组并且计算/添加每个部分比特组的部分乘积来实现高操作速度，同时减少硬件面积和功耗 部分位组。 部分乘积单元通过每个位单元将输入位分割成多个部分位组，通过将固定系数乘以每个部分位组来计算部分乘积，并通过加上部分积来获得最终乘法结果。 部分乘积单元通过使用每个部分积计算器（41,42）来执行每个位组的乘法。 多个部分乘积计算器并行地执行计算处理。 部分乘积单元通过使用CSD（Canonic Sign Digit）算法生成多个部分乘积，并且通过使用Wallace-tree算法来添加部分乘积。

公开(公告)号：KR1020070061027A

公开(公告)日：2007-06-13

申请号：KR1020060033728

申请日：2006-04-13

Applicant: 한국전자통신연구원

Inventor： 신철호 ,  최성우 ,  조상인 ,  강규민 ,  최상성 ,  박광로

IPC: H04J11/00 ,  H04L27/26

CPC classification number: H04B1/7183 ,  H04L27/2614 ,  H04L27/2665

Abstract: A controlling method for FFT(Fast Fourier Transform) window positioning in an MB-OFDM UWB(Multi-Band Orthogonal Frequency Division Multiplexing Ultra Wide Band) system is provided to obtain an optimal receiving environment in a simple way through a MAC-PHY interface standard without correcting additional complex algorithm to overcome a sampling clock offset and a multipath fading environment. A controlling method for FFT window positioning in an MB-OFDM UWB system includes the steps of: obtaining an initial FFT window position and a frequency hopping position(801); modulating a receiving signal by using the FFT window position and the frequency hopping position obtained in the previous step(802); transmitting received data information to a MAC layer through an RX frame structure, and determining whether an error of a packet exists by using an FCS at the MAC layer(803,804); and proceeding to the modulating step if there is no error based on the result of the error determining step, and proceeding to the modulating step if there is any error after adjusting the FFT window position and the frequency hopping position by using a predetermined interface line among the MAC-PHY interfaces to change a register map(806).

Abstract translation: 提供了一种用于MB-OFDM UWB（多频带正交频分复用超宽带）系统中的FFT（快速傅立叶变换）窗口定位的控制方法，以通过MAC-PHY接口标准以简单的方式获得最佳接收环境 而不用修正附加的复杂算法来克服采样时钟偏移和多径衰落环境。 一种用于MB-OFDM UWB系统中的FFT窗口定位的控制方法包括以下步骤：获得初始FFT窗口位置和跳频位置（801）; 通过使用在前一步骤（802）中获得的FFT窗口位置和跳频位置来调制接收信号; 通过RX帧结构将接收到的数据信息发送到MAC层，并且通过在MAC层使用FCS来确定分组的错误是否存在（803,804）; 并且如果基于错误确定步骤的结果没有错误，则进行到调制步骤，并且如果在通过使用预定的接口线调整FFT窗口位置和跳频位置之后存在任何错误，则进行到调制步骤 MAC-PHY接口改变寄存器映射（806）。

公开(公告)号：KR100714447B1

公开(公告)日：2007-05-07

申请号：KR1020050114408

申请日：2005-11-28

Applicant: 한국전자통신연구원

Inventor： 최성우 ,  신철호 ,  조상인 ,  강규민 ,  최상성

IPC: G06F17/10

Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 수정 유클리드 알고리즘 연산 장치 및 그 방법과 그를 이용한 리드-솔로몬 복호 장치에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 고속 데이터 통신을 위하여 내부에 파이프라인된 새로운 수정 유클리드 알고리즘 연산부를 구비함으로써, 저전력 하드웨어 구현과 함께 내부 지연을 감소시키기 위한, 수정 유클리드 알고리즘 연산 장치 및 방법과 그를 이용한 리드-솔로몬 복호 장치를 제공하는데 그 목적이 있음.
3. 발명의 해결방법의 요지
본 발명은, 수정 유클리드 알고리즘 연산 장치에 있어서, 외부로부터 전달되는 신드롬 신호와 마지막 유클리드 알고리즘 연산셀로부터 궤환된 입력신호 중 하나를 선택하기 위한 입력 선택수단; 상기 신드롬 신호의 입력에 따라, 제1 연산 과정과, 제2 연산 과정을 통해 수정 유클리드 알고리즘 연산을 하기 위한 t개의 수정 유클리드 알고리즘 연산셀 처리수단; 연산셀 t를 통과한 값을 저장하는 중에 상기 제어수단으로부터 출력신호가 입력되면 저장된 값 중에서 선택하여 에러위치 다항식과 에러크기 다항식을 병렬로 출력하기 위한 계산 결과값 저장수단; 및 마지막 연산셀인 상기 연산셀 t로부터 다음단을 위한 시작신호가 입력되면, 상기 제2 연산 과정임을 판단하여 상기 입력신호를 발생하여 상기 입력 선택수단으로 전달하기 위 한 상기 제어수단을 포함한다.
4. 발명의 중요한 용도
본 발명은 리드-솔로몬 복호 장치 등에 이용됨.
리드-솔로몬, 수정 유클리드 알고리즘 연산, 출력 버퍼, 파이프라인

Abstract translation: 1.权利要求书中描述的发明所属的技术领域