公开(公告)号：KR1020070061173A

公开(公告)日：2007-06-13

申请号：KR1020060055076

申请日：2006-06-19

Applicant: 한국전자통신연구원

Inventor： 조상인 ,  신철호 ,  강규민 ,  최성우 ,  최상성 ,  정진균 ,  김용은

IPC: G06F7/496

Abstract: A high-speed low-power consuming fixed-point multiplier and a method thereof are provided to realize high operation speed while reducing hardware area and power consumption by dividing an input bit into a plurality of partial bit groups and calculating/adding partial products of each partial bit group. A partial product unit divides the input bit into the plurality of partial bit groups by each bit unit, calculates the partial product by multiplying a fixed coefficient by each partial bit group, and obtains the final multiplication result by adding the partial products. The partial product unit performs multiplication of each bit group by using each partial product calculator(41,42). The plurality of partial product calculators perform a calculation process in parallel. The partial product unit generates the plurality of partial products by using a CSD(Canonic Sign Digit) algorithm and adds the partial products by using a Wallace-tree algorithm.

Abstract translation: 提供了一种高速低功耗定点倍增器及其方法，以通过将输入比特划分成多个部分比特组并且计算/添加每个部分比特组的部分乘积来实现高操作速度，同时减少硬件面积和功耗 部分位组。 部分乘积单元通过每个位单元将输入位分割成多个部分位组，通过将固定系数乘以每个部分位组来计算部分乘积，并通过加上部分积来获得最终乘法结果。 部分乘积单元通过使用每个部分积计算器（41,42）来执行每个位组的乘法。 多个部分乘积计算器并行地执行计算处理。 部分乘积单元通过使用CSD（Canonic Sign Digit）算法生成多个部分乘积，并且通过使用Wallace-tree算法来添加部分乘积。

公开(公告)号：KR1020030049180A

公开(公告)日：2003-06-25

申请号：KR1020010079320

申请日：2001-12-14

Applicant: 한국전자통신연구원

Inventor： 최정필 ,  박윤옥 ,  이광철 ,  정진균

IPC: G06F7/44

Abstract: PURPOSE: A fixed-width multiplier applying a modified booth decoder and a multipling method thereof are provided to definitely compensate for errors of lower bits by applying a modified booth decoder to a multiplication operator. CONSTITUTION: A multiplication operator receives a booth code modified corresponding to a bit sequence of an N bit multiplier, and a bit sequence of an N bit multiplicand, and outputs each partial multiplication result. The multiplication operator calculates an error compensation bias corresponding to the lower N-1 bit multiplication result by using all the partial multiplication results used in calculating the lower N-1 bit multiplication result. The operator calculates an upper N bit multiplication result by using the partial multiplication results and the error compensation bias.

Abstract translation: 目的：提供一种应用修改后的展台解码器的固定宽度倍增器及其乘法方法，以通过将修改的展位解码器应用于乘法运算器来明确地补偿较低位的错误。 构成：乘法运算符接收对应于N比特乘法器的比特序列修改的展位代码和N位被乘数的比特序列，并输出每个部分相乘结果。 乘法运算器通过使用用于计算较低N-1位相乘结果的全部部分相乘结果来计算与较低N-1位相乘结果相对应的误差补偿偏差。 操作者通过使用部分相乘结果和误差补偿偏差来计算上位N乘法结果。

公开(公告)号：KR100768088B1

公开(公告)日：2007-10-18

申请号：KR1020060055076

申请日：2006-06-19

Applicant: 한국전자통신연구원

Inventor： 조상인 ,  신철호 ,  강규민 ,  최성우 ,  최상성 ,  정진균 ,  김용은

IPC: G06F7/496

Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 고속 저전력 고정계수 곱셈기 및 그 방법에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 입력비트를 일정한 크기를 갖는 복수의 비트 그룹으로 분할(예를 들면, 8비트 입력비트에 대하여 4비트마다 그룹으로 분할)하고, 각각의 입력비트 그룹에 대하여 부분곱을 구하여 가산함으로써, 하드웨어 면적과 소모전력을 감소시키면서도 동작속도(연산속도)를 빠르게 하는, 고속 저전력 고정계수 곱셈기 및 그 방법을 제공하는데 그 목적이 있음.
3. 발명의 해결방법의 요지
본 발명은, 고속 저전력 고정계수 곱셈기에 있어서, 입력 데이터를 소정의 비트 수를 단위로 복수의 비트그룹으로 분할하고, 상기 각각의 비트그룹마다 독립적으로 고정계수를 곱하여 부분 곱(Partial Product)을 생성한 후, 해당 비트그룹에 속하는 부분 곱들을 합산하는 부분곱 계산 수단; 및 상기 부분곱 계산 수단에서 구한 비트그룹마다의 부분곱 합산결과들을 가산하여 최종적인 곱셈결과를 획득하기 위한 가산 수단을 포함함.
4. 발명의 중요한 용도
본 발명은 고정계수 곱셈기 등에 이용됨.
곱셈기, 고정계수 곱셈기, 저전력, 고정계수, 비트 그룹, 웰리스 트리(Wallace_tree), CSD

公开(公告)号：KR100430526B1

公开(公告)日：2004-05-10

申请号：KR1020010079320

申请日：2001-12-14

Applicant: 한국전자통신연구원

Inventor： 최정필 ,  박윤옥 ,  이광철 ,  정진균

IPC: G06F7/44

Abstract: PURPOSE: A fixed-width multiplier applying a modified booth decoder and a multipling method thereof are provided to definitely compensate for errors of lower bits by applying a modified booth decoder to a multiplication operator. CONSTITUTION: A multiplication operator receives a booth code modified corresponding to a bit sequence of an N bit multiplier, and a bit sequence of an N bit multiplicand, and outputs each partial multiplication result. The multiplication operator calculates an error compensation bias corresponding to the lower N-1 bit multiplication result by using all the partial multiplication results used in calculating the lower N-1 bit multiplication result. The operator calculates an upper N bit multiplication result by using the partial multiplication results and the error compensation bias.

Abstract translation: 目的：提供一种应用修改的小室解码器的固定宽度乘法器及其多重方法，以通过将修改的小室解码器应用于乘法运算符来明确地补偿较低位的误差。 构成：乘法运算器接收对应于N位乘法器的位序列和N位被乘数的位序列而修改的booth编码，并输出每个部分乘法结果。 乘法运算器通过使用在计算较低N-1位乘法结果中使用的所有部分乘法结果来计算对应于较低N-1位乘法结果的误差补偿偏差。 运算符通过使用部分相乘结果和误差补偿偏差来计算较高的N位乘法结果。