公开(公告)号：WO2007084982A8

公开(公告)日：2008-07-10

申请号：PCT/US2007060767

申请日：2007-01-19

Applicant: IBM ,  COOLBAUGH DOUGLAS D ,  DOWNES KEITH E ,  LINDGREN PETER J ,  STAMPER ANTHONY K

Inventor： COOLBAUGH DOUGLAS D ,  DOWNES KEITH E ,  LINDGREN PETER J ,  STAMPER ANTHONY K

IPC: H01L23/48

CPC classification number: H01L23/481 ,  H01L21/76808 ,  H01L21/76813 ,  H01L21/76832 ,  H01L23/5223 ,  H01L28/60 ,  H01L2221/1036 ,  H01L2924/0002 ,  H01L2924/00

Abstract: A method and semiconductor device. In the method, at least one partial via (26) is etched in a stacked structure and a border (32) is formed about the at least one partial via (26). The method further includes performing thick wiring using selective etching while continuing via etching to at least one etch stop layer (22).

Abstract translation: 一种方法和半导体器件。 在该方法中，至少一个部分通孔（26）以堆叠结构被蚀刻，并且围绕至少一个部分通孔（26）形成边界（32）。 该方法还包括使用选择性蚀刻执行厚布线，同时继续蚀刻至少一个蚀刻停止层（22）。

公开(公告)号：WO2006137237A1

公开(公告)日：2006-12-28

申请号：PCT/JP2006/310253

申请日：2006-05-23

Applicant: 日本電気株式会社 ,  天野 真理 ,  多田 宗弘 ,  古武 直也 ,  林 喜宏

Inventor： 天野 真理 ,  多田 宗弘 ,  古武 直也 ,  林 喜宏

IPC: H01L21/3205 ,  H01L21/768 ,  H01L23/52

CPC classification number: H01L21/76877 ,  H01L21/76807 ,  H01L21/76831 ,  H01L21/76835 ,  H01L21/76841 ,  H01L21/76873 ,  H01L21/76883 ,  H01L23/53233 ,  H01L23/53238 ,  H01L2221/1036 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 　半導体基板上方に形成された絶縁膜中の所定の領域に、配線を形成するための溝を形成し、その表面にバリアメタル膜を形成する。バリアメタル膜上に銅又は銅合金膜を形成した後、その膜上に室温から４００°Cの範囲で酸化反応の標準生成エネルギーが負であり且つバリアメタル膜よりも標準生成エネルギーの絶対値が大きい酸素吸収膜を形成し、２００乃至４００°Cの範囲の温度で加熱する。これにより、バリアメタル膜と銅界面における密着性を向上させ、界面における銅拡散を抑制してエレクトロマイグレーション及びストレスマイグレーションの発生を防止し、信頼性の高い配線を有する半導体装置を提供することができる。

Abstract translation: 在形成在半导体衬底上的绝缘膜中的规定区域中形成用于形成布线的沟槽，并且在沟槽的表面上形成阻挡金属膜。 在阻挡金属膜上形成铜或铜合金膜之后，在室温至400℃的范围内具有负的标准氧化反应的形成能并且具有标准形成能的绝对值较大的氧吸收膜 在铜或铜合金膜上形成阻挡金属膜，并且将氧吸收膜在200-400℃的温度范围内加热。 因此，通过抑制界面上的铜扩散来防止阻挡金属膜和铜界面之间的粘附，防止电迁移和应力迁移的产生，并且提供具有高度可靠的布线的半导体器件。

公开(公告)号：WO2004105123A1

公开(公告)日：2004-12-02

申请号：PCT/JP2003/006357

申请日：2003-05-21

Applicant: 富士通株式会社 ,  中田 義弘 ,  鈴木 克己 ,  杉浦 巌 ,  矢野 映

Inventor： 中田 義弘 ,  鈴木 克己 ,  杉浦 巌 ,  矢野 映

IPC: H01L21/768

CPC classification number: H01L21/02126 ,  H01L21/022 ,  H01L21/02203 ,  H01L21/02211 ,  H01L21/02216 ,  H01L21/02274 ,  H01L21/02282 ,  H01L21/02304 ,  H01L21/02362 ,  H01L21/31695 ,  H01L21/76801 ,  H01L21/76807 ,  H01L21/76835 ,  H01L23/53238 ,  H01L23/53295 ,  H01L2221/1036 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 多層配線構造を有する半導体装置において、Ｃｕビアプラグ部への応力集中を抑制する多層配線構造を提供する。そのため、Ｃｕ配線部を含む第１の絶縁層と、前記基板上に形成された、前記Ｃｕ配線に電気的に接続されるＣｕビアプラグ部を含む第２の絶縁層とを有し、前記第１の絶縁層は弾性率が５ＧＰａ以上、硬度が０．６ＧＰａ以上である多孔質絶縁膜からなり、前記第２の絶縁層の弾性率が１０ＧＰａ以上、硬度が１ＧＰａ以上であることを特徴とする半導体装置を用いる。

Abstract translation: 一种半导体器件，其具有多层互连结构，其中控制Cu经由插塞部分的应力集中。 该半导体器件包括形成在衬底上的包括Cu互连部分和第二绝缘层的第一绝缘层，其包括与Cu互连部分电连接的Cu通孔插塞部分，其特征在于，第一绝缘层包括多孔隔离层 膜的弹性模量为5GPa以上，硬度为0.6GPa以上，第二绝缘层的弹性模量为10GPa以上，硬度为1GPa以上。

公开(公告)号：WO02054483A2

公开(公告)日：2002-07-11

申请号：PCT/US2001/047376

申请日：2001-12-04

IPC: H01L21/768

CPC classification number: H01L21/76808 ,  H01L2221/1031 ,  H01L2221/1036

Abstract: A semiconductor structure includes a semiconductor substrate and a dielectric layer disposed over the substrate, the dielectric layer having a first trench. A first metal layer is disposed in the first trench. A first layer of a material having a first dielectric constant is disposed over the dielectric layer, the first layer having a via in registration with the metal disposed in the first trench. A second layer of a material having a second dielectric constant is disposed over the first layer of material, the second layer having a second trench in registration with the via. The first dielectric constant is higher than the second dielectric constant. A second metal layer is disposed in the via and second trench, the second metal layer being in contact with the first metal layer.

Abstract translation: 半导体结构包括半导体衬底和设置在衬底上的电介质层，电介质层具有第一沟槽。 第一金属层设置在第一沟槽中。 具有第一介电常数的材料的第一层设置在电介质层上，第一层具有通孔，该通孔与布置在第一沟槽中的金属对准。 具有第二介电常数的材料的第二层设置在第一材料层之上，第二层具有与通孔对准的第二沟槽。 第一介电常数高于第二介电常数。 第二金属层设置在通孔和第二沟槽中，第二金属层与第一金属层接触。

公开(公告)号：EP3109698A2

公开(公告)日：2016-12-28

申请号：EP16180754.0

申请日：2003-02-14

Applicant: Fujitsu Semiconductor Limited

Inventor： Watanabe, Kenichi ,  Kawano, Michiari ,  Namba, Hiroshi ,  Sukegawa, Kazuo ,  Hasegawa, Takumi ,  Sawada, Toyoji

IPC: G03F1/26 ,  H01L23/58 ,  H01L21/768 ,  G03F1/32

CPC classification number: G03F1/26 ,  G03F1/32 ,  H01L21/76811 ,  H01L21/76813 ,  H01L23/562 ,  H01L23/564 ,  H01L23/585 ,  H01L2221/1036 ,  H01L2924/0002 ,  H01L2924/01078 ,  H01L2924/3025 ,  H01L2924/00

Abstract: There is provided a semiconductor device, comprising a substrate (101) that includes an integrated circuit region (1), first and second interlayer insulation films (108, 111, 112) formed above the substrate, and a reinforcing structure comprising a main-wall part (2) and a sub-wall part (3) which are formed in the first and second interlayer insulation films, wherein the main-wall part surrounds the integrated circuit region in a periphery thereof and the sub-wall part is provided apart from the main-wall part in a corner region of the semiconductor device and is located between the integrated circuit region and the first bend section of the main-wall part. Both the main-wall part and the sub-wall part are formed by metal-filled trenches (131, 132) in the first and second interlayer insulation films.

公开(公告)号：EP3109697A2

公开(公告)日：2016-12-28

申请号：EP16180753.2

申请日：2003-02-14

Applicant: Fujitsu Semiconductor Limited

Inventor： Watanabe, Kenichi ,  Kawano, Michiari ,  Namba, Hiroshi ,  Sukegawa, Kazuo ,  Hasegawa, Takumi ,  Sawada, Toyoji

IPC: G03F1/26 ,  H01L23/58 ,  H01L21/768 ,  G03F1/32

CPC classification number: G03F1/26 ,  G03F1/32 ,  H01L21/76811 ,  H01L21/76813 ,  H01L23/562 ,  H01L23/564 ,  H01L23/585 ,  H01L2221/1036 ,  H01L2924/0002 ,  H01L2924/01078 ,  H01L2924/3025 ,  H01L2924/00

Abstract: There is provided a semiconductor device, comprising a substrate (101) that includes an integrated circuit region (1), first and second interlayer insulation films (108, 111, 112) formed above the substrate, and a reinforcing structure comprising a main-wall part (2) and a sub-wall part (3) which are formed in the first and second interlayer insulation films, wherein the main-wall part surrounds the integrated circuit region in a periphery thereof and the sub-wall part is provided apart from the main-wall part in a corner region of the semiconductor device and is located between the integrated circuit region and the first bend section of the main-wall part. Both the main-wall part and the sub-wall part are formed by metal-filled trenches (131, 132) in the first and second interlayer insulation films.

Abstract translation: 提供了一种半导体器件，包括：衬底（101），其包括集成电路区域（1）;形成在衬底上方的第一和第二层间绝缘膜（108,111,112），以及加强结构，其包括主壁 部分（2）和副壁部分（3），其形成在第一和第二层间绝缘膜中，其中主壁部分围绕其周边的集成电路区域，并且将副壁部分设置为与 主壁部分位于半导体器件的拐角区域中，并且位于集成电路区域和主壁部分的第一弯曲部分之间。 主壁部分和副壁部分都由第一和第二层间绝缘膜中的金属填充沟槽（131,132）形成。

公开(公告)号：EP3076430A1

公开(公告)日：2016-10-05

申请号：EP16168570.6

申请日：2003-02-14

Applicant: Fujitsu Semiconductor Limited

Inventor： Watanabe, Kenichi ,  Kawano, Michiari ,  Namba, Hiroshi ,  Sukegawa, Kazuo ,  Hasegawa, Takumi ,  Sawada, Toyoji

IPC: H01L23/58 ,  H01L21/768

CPC classification number: G03F1/26 ,  G03F1/32 ,  H01L21/76811 ,  H01L21/76813 ,  H01L23/562 ,  H01L23/564 ,  H01L23/585 ,  H01L2221/1036 ,  H01L2924/0002 ,  H01L2924/01078 ,  H01L2924/3025 ,  H01L2924/00

Abstract: There is provided a semiconductor device, comprising a substrate (101) that includes an integrated circuit region (1), first and second interlayer insulation films (108, 111, 112) formed above the substrate, and a reinforcing structure comprising a main-wall part (2) and a sub-wall part (3) which are formed in the first and second interlayer insulation films, wherein the main-wall part surrounds the integrated circuit region in a periphery thereof and the sub-wall part is provided apart from the main wall part in a corner region of the semiconductor device in a plan view and is located between the integrated circuit region and the first bend section of the main-wall part. Both the main wall part and the sub-wall part are formed by metal-filled trenches (131, 132) in the first and second interlayer insulation films.

Abstract translation: 提供了一种半导体器件，包括：衬底（101），其包括集成电路区域（1），形成在衬底上方的第一和第二层间绝缘膜（108,111,112）以及包括主壁 部分（2）和形成在所述第一层间绝缘膜和所述第二层间绝缘膜中的子壁部分（3），其中所述主壁部分在其周边围绕所述集成电路区域，并且所述子壁部分设置成与 位于半导体器件的角部区域中的主壁部分在平面图中位于集成电路区域和主壁部分的第一弯曲部分之间。 主壁部分和副壁部分都由第一和第二层间绝缘膜中的金属填充沟槽（131,132）形成。

公开(公告)号：EP1168434A2

公开(公告)日：2002-01-02

申请号：EP01401542.4

申请日：2001-06-14

Applicant: Cypress Semiconductor Corporation

Inventor： Blosse, Alain ,  Thedki, Sanjay ,  Qiao, Jianmin ,  Gilboa, Yitzhak

IPC: H01L21/768

CPC classification number: H01L21/76801 ,  H01L21/31116 ,  H01L21/76807 ,  H01L21/76843 ,  H01L21/76897 ,  H01L2221/1036

Abstract: The invention concerns a method for forming metallization and contact structures in an integrated circuit. The method involves the steps of etching a trench in the trench dielectric layer of a composite structure containing a semiconductor substrate comprising an active region, a gate structure thereover, and dielectric spacers adjacent to the gate structure, a contact dielectric layer and the trench dielectric layer; etching the contact dielectric layer under conditions which do not damage the gate structure to form a first contact opening that exposes a region of the semiconductor substrate; and depositing a conductive material into the contact opening and the trench.

Abstract translation: 本发明涉及一种用于在集成电路中形成金属化和接触结构的方法。 该方法涉及含有半导体的复合结构的沟槽电介质层中蚀刻沟槽的步骤衬底有源区，其包括，一栅极结构有结束，介电间隔物邻近栅极结构，接触介电层和所述沟槽电介质层 ; 蚀刻条件下的接触介质层不损伤栅极结构，以形成第一接触开口确实暴露半导体衬底的一个区域; 和将导电材料沉积到所述接触开口和沟槽。

公开(公告)号：EP1168425A2

公开(公告)日：2002-01-02

申请号：EP01305281.6

申请日：2001-06-18

Applicant: ASM JAPAN K.K.

Inventor： Shimizu, Akira ,  Ozaki, Fumitoshi

IPC: H01L21/311 ,  H01L21/764 ,  H01L21/768

CPC classification number: H01L21/76807 ,  H01L21/31116 ,  H01L21/31629 ,  H01L21/7682 ,  H01L21/76829 ,  H01L23/5222 ,  H01L2221/1036 ,  H01L2924/0002 ,  H01L2924/00

Abstract: A method of processing a semiconductor substrate involves etching a SiOF layer with HF or HF + H 2 O. The method can be used to form hollow structures in semiconductor substrates and thus provides a way to make interlayer insulators.

Abstract translation: 一种处理半导体衬底的方法包括用HF或HF + H 2 O蚀刻SiOF层。该方法可用于在半导体衬底中形成中空结构，从而提供了制造层间绝缘体的方法。

公开(公告)号：EP0834916A2

公开(公告)日：1998-04-08

申请号：EP97116851.3

申请日：1997-09-29

Applicant: MOTOROLA, INC.

Inventor： Boeck, Bruce Allen ,  Wetzel, Jeff Thomas ,  Sparks, Terry Grant

IPC: H01L21/768 ,  H01L23/522 ,  H01L23/532

CPC classification number: H01L21/76885 ,  H01L21/76807 ,  H01L21/76808 ,  H01L21/7682 ,  H01L21/76828 ,  H01L21/76834 ,  H01L21/76835 ,  H01L23/5222 ,  H01L23/5329 ,  H01L2221/1031 ,  H01L2221/1036 ,  H01L2924/0002 ,  H01L2924/00

Abstract: An interconnect structure having a dielectric layer with low dielectric constant is formed within an integrated circuit. In one embodiment of the invention, portions of a silicon dioxide layer (18) lying adjacent to a conductive interconnect (21) are removed to expose portions of a silicon nitride etch stop layer (16). A dielectric layer (22) having a low dielectric constant is then formed overlying the conductive interconnect (21) and the exposed portions of the silicon nitride etch stop layer (16). A portion of the dielectric layer (22) is then removed to expose the top surface of the conductive interconnect (21) to leave portions of the dielectric layer (22) between adjacent conductive interconnects (21). The resulting interconnect structure has reduced cross-talk between conductive interconnects (21) while avoiding prior art disadvantages of reduced thermal dissipation and increased mechanical stress.

Abstract translation: 具有低介电常数的电介质层的互连结构内形成的集成电路的。 在本发明的一个实施方案中，去除位于毗邻的导电互连（21）的二氧化硅层（18）的部分，以暴露的氮化硅蚀刻停止层（16）的部分。 然后将具有低介电常数的电介质层（22）被形成为覆盖导电互连（21）和氮化硅腐蚀停止层（16）的暴露部分。 然后在介电层（22）的一部分被移除以暴露导电互连（21）的顶面离开的相邻导电互连件（21）之间的介电层（22）的部分。 将所得的互连结构具有减少的导电互连（21），同时避免降低的热耗散的现有技术的缺点和提高的机械应力之间的串扰。