為了改善製法邊界的雙曝光半導體製法 A DOUBLE EXPOSURE SEMICONDUCTOR PROCESS FOR IMPROVED PROCESS MARGIN
    74.
    发明专利
    為了改善製法邊界的雙曝光半導體製法 A DOUBLE EXPOSURE SEMICONDUCTOR PROCESS FOR IMPROVED PROCESS MARGIN 审中-公开
    为了改善制法边界的双曝光半导体制法 A DOUBLE EXPOSURE SEMICONDUCTOR PROCESS FOR IMPROVED PROCESS MARGIN

    公开(公告)号:TW200910421A

    公开(公告)日:2009-03-01

    申请号:TW097130001

    申请日:2008-08-07

    IPC: H01L

    CPC classification number: G03F7/2024 G03F7/0035 G03F7/40

    Abstract: 本發明提供一種為了改善小特徵圖案尺寸處之製法邊界的雙曝光半導體製法。於一第一處理序列期間,會形成用以定義一多晶矽互連結構之非關鍵維度的特徵圖案,而該多晶矽層的其它部分則保持不被處理。於一第二處理序列期間,會形成用以定義該多晶矽互連結構之關鍵維度的特徵圖案,而不需要執行一光阻調整程序。據此,僅會執行一道蝕刻製法,其會提供較高解析度的處理,用以創造在該第二處理序列期間所需要的關鍵維度。

    Abstract in simplified Chinese: 本发明提供一种为了改善小特征图案尺寸处之制法边界的双曝光半导体制法。于一第一处理串行期间,会形成用以定义一多晶硅互链接构之非关键维度的特征图案,而该多晶硅层的其它部分则保持不被处理。于一第二处理串行期间,会形成用以定义该多晶硅互链接构之关键维度的特征图案,而不需要运行一光阻调整进程。据此,仅会运行一道蚀刻制法,其会提供较高分辨率的处理,用以创造在该第二处理串行期间所需要的关键维度。

    用於開路/短路測試器之多插座板 MULTI-SOCKET BOARD FOR OPEN/SHORT TESTER
    75.
    发明专利
    用於開路/短路測試器之多插座板 MULTI-SOCKET BOARD FOR OPEN/SHORT TESTER 有权
    用于开路/短路测试器之多插座板 MULTI-SOCKET BOARD FOR OPEN/SHORT TESTER

    公开(公告)号:TWI242076B

    公开(公告)日:2005-10-21

    申请号:TW092116373

    申请日:2003-06-17

    IPC: G01R

    CPC classification number: G01R1/0408

    Abstract: 一介面結構係包括第一及第二部份。該第一部份具有可與一相關元件測試器之對接區域相容的實際尺寸,且該第一部份包括架構成可容納一第一BGA包裝之第一插座。該第二部份係相鄰並接觸該第一部份,又該第二部份係側向地延伸超過該元件測試器之對接區域以提供可包括一或更多額外插座之額外測試區域。在一實施例中,該第二部份具有架構成可容納第二BGA包裝之第二插座,其中該第二BGA包裝之第二尺寸及架構係不同於該第一BGA包裝之尺寸及架構。

    Abstract in simplified Chinese: 一界面结构系包括第一及第二部份。该第一部份具有可与一相关组件测试器之对接区域兼容的实际尺寸,且该第一部份包括架构成可容纳一第一BGA包装之第一插座。该第二部份系相邻并接触该第一部份,又该第二部份系侧向地延伸超过该组件测试器之对接区域以提供可包括一或更多额外插座之额外测试区域。在一实施例中,该第二部份具有架构成可容纳第二BGA包装之第二插座,其中该第二BGA包装之第二尺寸及架构系不同于该第一BGA包装之尺寸及架构。

    分析電路性能特性之方法與系統 CHARACTERIZING CIRCUIT PERFORMANCE
    76.
    发明专利
    分析電路性能特性之方法與系統 CHARACTERIZING CIRCUIT PERFORMANCE 审中-公开
    分析电路性能特性之方法与系统 CHARACTERIZING CIRCUIT PERFORMANCE

    公开(公告)号:TW200525676A

    公开(公告)日:2005-08-01

    申请号:TW093134637

    申请日:2004-11-12

    IPC: H01L

    Abstract: 一積體電路(IC)包含多個嵌入式測試電路,該測試電路全部皆包含一連接至測試負載之環形振盪器。該測試電路係環形振盪器中之直接短路或為一代表該IC中相互連接層其中之一之相互連接負載。針對各個嵌入式測試電路來定義模型方程式,而各個模型方程式則指定其所相關連的嵌入式測試電路之輸出延遲為前段製程(FEOL)與後段製程(BEOL)參數之函數。然後則解出該模型方程式而得到做為該測試電路輸出延遲之函數之各種不同的FEOL與BEOL參數。最後,將所測量到的輸出延遲代入這些參數方程式之中,藉以產生各種不同的FEOL與BEOL參數之實際數值,藉此快速地並且準確地識別相關之任何區域。

    Abstract in simplified Chinese: 一集成电路(IC)包含多个嵌入式测试电路,该测试电路全部皆包含一连接至测试负载之环形振荡器。该测试电路系环形振荡器中之直接短路或为一代表该IC中相互连接层其中之一之相互连接负载。针对各个嵌入式测试电路来定义模型方进程,而各个模型方进程则指定其所相关连的嵌入式测试电路之输出延迟为前段制程(FEOL)与后段制程(BEOL)参数之函数。然后则解出该模型方进程而得到做为该测试电路输出延迟之函数之各种不同的FEOL与BEOL参数。最后,将所测量到的输出延迟代入这些参数方进程之中,借以产生各种不同的FEOL与BEOL参数之实际数值,借此快速地并且准确地识别相关之任何区域。

    用於開路/短路測試器之多插座板 MULTI-SOCKET BOARD FOR OPEN/SHORT TESTER
    77.
    发明专利
    用於開路/短路測試器之多插座板 MULTI-SOCKET BOARD FOR OPEN/SHORT TESTER 审中-公开
    用于开路/短路测试器之多插座板 MULTI-SOCKET BOARD FOR OPEN/SHORT TESTER

    公开(公告)号:TW200401113A

    公开(公告)日:2004-01-16

    申请号:TW092116373

    申请日:2003-06-17

    IPC: G01R

    CPC classification number: G01R1/0408

    Abstract: 一介面結構係包括第一及第二部份。該第一部份具有可與一相關元件測試器之對接區域相容的實際尺寸,且該第一部份包括架構成可容納一第一BGA包裝之第一插座。該第二部份係相鄰並接觸該第一部份,又該第二部份係側向地延伸超過該元件測試器之對接區域以提供可包括一或更多額外插座之額外測試區域。在一實施例中,該第二部份具有架構成可容納第二BGA包裝之第二插座,其中該第二BGA包裝之第二尺寸及架構係不同於該第一BGA包裝之尺寸及架構。

    Abstract in simplified Chinese: 一界面结构系包括第一及第二部份。该第一部份具有可与一相关组件测试器之对接区域兼容的实际尺寸,且该第一部份包括架构成可容纳一第一BGA包装之第一插座。该第二部份系相邻并接触该第一部份,又该第二部份系侧向地延伸超过该组件测试器之对接区域以提供可包括一或更多额外插座之额外测试区域。在一实施例中,该第二部份具有架构成可容纳第二BGA包装之第二插座,其中该第二BGA包装之第二尺寸及架构系不同于该第一BGA包装之尺寸及架构。

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