公开(公告)号：CN1771191A

公开(公告)日：2006-05-10

申请号：CN03826364.5

申请日：2003-04-25

Applicant: 富士通株式会社

Inventor： 宓晓宇 ,  高马悟觉 ,  壶井修 ,  岩城匡郁 ,  奥田久雄 ,  曾根田弘光 ,  上田知史 ,  佐胁一平

IPC: B81B3/00 ,  B81C1/00 ,  H01L29/84

CPC classification number: B81C1/00547 ,  B81B2201/042 ,  B81B2203/0136 ,  B81C2201/0132 ,  B81C2201/0133 ,  G01P15/0802 ,  G02B26/0841

Abstract: 用于制造具有薄壁部(T1～T3)的微型结构体的方法，包含如下工序：通过对包含由第一导体层(11)以及具有与薄壁部(T1～T3)的厚度相当的厚度的第二导体层(12)构成的层叠结构的材料基板，从第一导体层(11)侧进行第一蚀刻处理，从而在第二导体层(12)中形成了在该第二导体层(12)的面内方向上具有间隔开的一对侧面并与第一导体层(11)连接的预备薄壁部(T1’～T3’)的工序；通过从第一导体层(11)侧起的第二蚀刻处理，除去在第一导体层(11)中与预备薄壁部(T1’～T3’)连接的地方并形成薄壁部的工序。