公开(公告)号：KR1020010084671A

公开(公告)日：2001-09-06

申请号：KR1020000009868

申请日：2000-02-28

Applicant: 삼성전자주식회사

Inventor： 이동양 ,  이재형

IPC: G11C11/413

CPC classification number: G11C11/4076 ,  G11C7/1072 ,  G11C7/22

Abstract: PURPOSE: A synchronous DRAM(SDRAM) semiconductor device where a frequency of an internal clock signal is varied is provided, where the increase of prefetch bit is reduced and an external interface speed increases. CONSTITUTION: A synchronous DRAM semiconductor device(201) comprises a clock buffer(211), a control unit(221), a row decoder(231), a column decoder(241), a DRAM cell array(251) and a sense amplification and input/output unit(261). The clock buffer generates an internal clock signal(CLK_INT) by converting an external clock signal(CLK_EXT) into a voltage level appropriate for the SDRAM device. The clock buffer can vary a frequency of the internal clock signal. The control unit inputs commands(RASB,CASB,WE,WO) from the external and converts their voltage levels into appropriate voltage levels and supplies them to the row decoder and the column decoder. The column decoder generates column selection line signals(CSL0-CSL3) by decoding column address signals(CAi). The row decoder selects word lines connected to DRAM cells of the DRAM cell array by decoding row address signals(RAi). The DRAM cell array stores data(DQ1-DQ4), and the sense amplification and input/output unit comprises a column selection line circuit.

Abstract translation: 目的：提供内部时钟信号频率变化的同步DRAM（SDRAM）半导体器件，其中预取位的增加减小并且外部接口速度增加。 构成：同步DRAM半导体器件（201）包括时钟缓冲器（211），控制单元（221），行解码器（231），列解码器（241），DRAM单元阵列（251）和读出放大器 和输入/输出单元（261）。 时钟缓冲器通过将外部时钟信号（CLK_EXT）转换为适合于SDRAM器件的电压电平来产生内部时钟信号（CLK_INT）。 时钟缓冲器可以改变内部时钟信号的频率。 控制单元从外部输入命令（RASB，CASB，WE，WO），并将其电压电平转换为适当的电压电平，并将其提供给行解码器和列解码器。 列解码器通过解码列地址信号（CAi）来产生列选择线信号（CSL0-CSL3）。 行解码器通过解码行地址信号（RAi）来选择连接到DRAM单元阵列的DRAM单元的字线。 DRAM单元阵列存储数据（DQ1-DQ4），并且感测放大和输入/输出单元包括列选择线电路。

公开(公告)号：KR100295052B1

公开(公告)日：2001-07-12

申请号：KR1019980036094

申请日：1998-09-02

Applicant: 삼성전자주식회사

Inventor： 이상보 ,  이재형

IPC: H03L7/08 ,  H04L7/00

Abstract: 전압제어 지연라인의 단위지연기들의 수를 가변시킬 수 있는 제어부를 구비하는 지연 동기 루프 및 이에 대한 제어방법이 개시된다. 상기 제어방법에 따라 동작되는 상기 지연 동기 루프는, 위상검출기와, 전하펌프 회로와, 전압제어 지연라인을 구비하며, 특히 상기 전압제어 지연라인의 지연시간을 가변시키기 위해, 상기 전하펌프 회로의 출력인 제어전압에 응답하여 상기 전압제어 지연라인에 있어서 직렬연결되는 단위지연기들의 수를 가변시키는 제어부를 구비하는 것을 특징으로 한다. 따라서 상기 본 발명에 따른 지연 동기 루프 및 이에 대한 제어방법에서는, 상기 제어전압에 응답하여 상기 직렬연결되는 단위지연기들의 수가 가변될 수 있으므로 동작 주파수 영역이 크게 증가되는 장점이 있다. 또한 상기 단위지연기들이 동작되는 상기 제어전압의 영역이 소정의 제1기준전압 및 제2기준전압 사이에 존재하게 되므로, 동작 주파수에 따른 지터 특성의 차이가 방지될 수 있는 장점이 있다.

公开(公告)号：KR100252048B1

公开(公告)日：2000-05-01

申请号：KR1019970060814

申请日：1997-11-18

Applicant: 삼성전자주식회사

Inventor： 이재형

IPC: G11C29/00

CPC classification number: G11C7/1006

Abstract: PURPOSE: A data masking circuit and a data masking method of a semiconductor memory device are provided to mask data without increasing the number of pins where a data masking signal is inputted. CONSTITUTION: The data masking circuit includes: a column selection line signal generating part(45) outputting the first and the second column selection line signal(CSL_EVEN,CSL_ODD) by receiving an address and a command(CMD) synchronized with a clock(CLK) and a data masking signal(DQM) synchronized with a data strobe signal(DS) and a part of data as input; a data transfer part(46) transferring the first data(D_EVEN) and the second data(D_ODD) by receiving data synchronized with the data strobe signal as input; and a column selection part(47) transferring the first data and the second data to the first and the second internal data line in response to each of the first and the second column selection line signal.

Abstract translation: 目的：提供半导体存储器件的数据屏蔽电路和数据掩蔽方法，以在不增加输入数据屏蔽信号的引脚数的情况下屏蔽数据。 数据屏蔽电路包括：通过接收与时钟（CLK）同步的地址和命令（CMD）输出第一和第二列选择线信号（CSL_EVEN，CSL_ODD）的列选择线信号产生部分（45） 以及与数据选通信号（DS）同步的数据屏蔽信号（DQM）和一部分数据作为输入; 通过接收与数据选通信号同步的数据作为输入来传送第一数据（D_EVEN）和第二数据（D_ODD）的数据传送部分（46） 以及响应于第一和第二列选择线信号中的每一个将第一数据和第二数据传送到第一和第二内部数据线的列选择部分（47）。

公开(公告)号：KR1020000018490A

公开(公告)日：2000-04-06

申请号：KR1019980036094

申请日：1998-09-02

Applicant: 삼성전자주식회사

Inventor： 이상보 ,  이재형

IPC: H03L7/08 ,  H04L7/00

CPC classification number: H03L7/10 ,  H03L7/0814 ,  H03L7/0891

Abstract: PURPOSE: A delay synchronization loop equipped with a controller for varying a unit delay device number of a voltage control delay line and a methode thereof is provided to protect a difference of jitter characteristic according to an operation frequency by varying the unit delay device number. CONSTITUTION: The delay synchronization loop equipped with a controller for varying a nunit delay device number of a voltage control delay line and a methode thereof: a phase detector(210) for detecting a phase difference by comparing a phase of an outer clock and a phase of an inner clock; a charge pump circuit(230) for converting the phase difference to a control voltage; a voltage control delay line further comprising a plurality of unit delay devices(250) for generating the inner clock by delaying the outer clock; and a controller(290) for varying the number of the unit delay device by replying to the voltage control to vary a delay time of the voltage control delay line.

Abstract translation: 目的：提供一种配备有用于改变电压控制延迟线的单位延迟装置编号的控制器的延迟同步回路及其方法，以通过改变单位延迟装置编号来保护根据操作频率的抖动特性的差异。 构成：配备有用于改变电压控制延迟线的单位延迟器件编号的控制器的延迟同步回路及其方法：相位检测器（210），用于通过比较外部时钟的相位和相位来检测相位差 的内部时钟 用于将相位差转换为控制电压的电荷泵电路（230） 电压控制延迟线还包括多个单元延迟装置（250），用于通过延迟所述外部时钟来产生所述内部时钟; 以及控制器（290），用于通过回复电压控制来改变单元延迟装置的数量，以改变电压控制延迟线的延迟时间。

公开(公告)号：KR1020000009080A

公开(公告)日：2000-02-15

申请号：KR1019980029263

申请日：1998-07-21

Applicant: 삼성전자주식회사

Inventor： 이재형

IPC: H01L21/205

Abstract: PURPOSE: A low pressure chemical vapor deposition apparatus having an inductor structure capable of removing or minimizing a fine structure difference generated during depositing a polysilicon due to a temperature grade in a tube of the apparatus is provided. CONSTITUTION: The low pressure chemical vapor deposition apparatus having an inductor structure for depositing a polysilicon, the apparatus comprising: an inductor(10) extending to a top portion of a tube for accommodating a wafer, as the inductor(10) goes in a direction of an outlet, an inner diameter of the inductor(10) becomes larger, and gas discharge holes are formed at a surface of the inductor, as the gas discharge holes go in the direction of an outlet, intervals between the gas discharge holes become larger.

Abstract translation: 目的：提供一种低压化学气相沉积装置，其具有能够去除或最小化由于装置的管中的温度等级而在沉积多晶硅期间产生的精细结构差异的电感结构。 构成：具有用于沉积多晶硅的电感器结构的低压化学气相沉积装置，该装置包括：电感器（10）沿着电感器（10）的方向延伸到延伸到用于容纳晶片的管的顶部的电感器（10） 的出口，电感器（10）的内径变大，并且在电感器的表面形成气体排出孔，因为气体排出孔沿着出口的方向移动，所以排气孔之间的间隔变大 。

公开(公告)号：KR1019990040440A

公开(公告)日：1999-06-05

申请号：KR1019970060814

申请日：1997-11-18

Applicant: 삼성전자주식회사

Inventor： 이재형

IPC: G11C29/00

Abstract: 본 발명은 데이터 마스킹 신호가 입력되는 핀 수를 증가시키지 않고 데이터를 마스킹하는 반도체 메모리 장치의 데이터 마스킹 회로 및 데이터 마스킹 방법을 개시한다. 데이터 마스킹 회로는 클럭에 동기된 어드레스와 코멘드, 및 데이터 스트로브 신호에 동기된 데이타 마스킹 신호와 데이터 중 일부를 입력으로하여 제 1 및 제 2 칼럼 선택선 신호를 출력하는 칼럼 선택선 신호 발생부, 상기 데이터 스트로브 신호에 동기된 데이터를 입력으로하여 홀수번째인 제 1 데이터와 짝수번째인 제 2 데이터를 출력하는 데이터 전달부, 및 상기 제 1 및 제 2 칼럼 선택선 신호에 각각 응답하여 상기 제 1 데이터와 제 2 데이터를 각각 제 1 및 제 2 내부 데이터 라인으로 전달하는 칼럼 선택부를 포함한다.

公开(公告)号：KR1019980073447A

公开(公告)日：1998-11-05

申请号：KR1019970008718

申请日：1997-03-14

Applicant: 삼성전자주식회사

Inventor： 이재형

IPC: G11C7/00

Abstract: 본 발명은 반도체 메모리 장치의 입력 버퍼에 관한 것으로, 입력 신호에 연결되어 LVTTL의 신호가 입력 신호로서 입력되면 상기 입력 신호를 반전시키는 인버터, 및 상기 입력 신호와 상기 인버터에 연결되고 SSTL의 신호가 입력 신호로서 입력되면 입력 신호와 참조 전압을 비교하여 출력 신호를 출력하는 차동 증폭부를 구비함으로써, 인터페이스가 LVTTL일 경우는 인버터로 동작되고 인터페이스가 SSTL일 때는 차동 증폭기형으로 동작하며, 따라서 대기 전류도 감소된다.

公开(公告)号：KR1019980045181A

公开(公告)日：1998-09-15

申请号：KR1019960063342

申请日：1996-12-09

Applicant: 삼성전자주식회사

Inventor： 이재형

IPC: H01L21/00

Abstract: 균일성 문제를 해결하기 위해 웨이퍼와 공정 튜브간의 간격을 모두 동일하게 하여 균일성 개선을 이룰 수 있는 반도체 장치의 제조 장치를 개시한다.
고온에서 산화막을 성장시키는 반도체 장치의 제조 장치에 있어서, 웨이퍼의 플랫 존에서 튜브까지의 거리와 플랫 존이외의 부분에서 튜브까지의 거리가 같도록 공정용 튜브가 설계된 것을 특징으로하는 반도체 장치의 제조 장치를 제공한다.
상기 공정용 튜브는 웨이퍼 모양이 확대된 것과 동일한 모양인 것이 바람직하다.
따라서, 본 발명에 의하면 웨이퍼와 튜브 사이 간격이 일정해지게 되어 튜브내 가스의 흐름이 동일하므로 압력도 같아져서 성장된 산화막의 균일성이 좋아진다.

公开(公告)号：KR1019980011821A

公开(公告)日：1998-04-30

申请号：KR1019960030129

申请日：1996-07-24

Applicant: 삼성전자주식회사

Inventor： 이재철 ,  이재형

IPC: H01L21/223

公开(公告)号：KR100119887B1

公开(公告)日：1997-10-30

申请号：KR1019940012847

申请日：1994-06-08

Applicant: 삼성전자주식회사

Inventor： 이재형 ,  석용식

IPC: G11C29/00

CPC classification number: G11C29/50 ,  G01R31/2856 ,  G11C11/401

Abstract: A wafer burn-in test circuit for a semiconductor memory device includes: a word line driver which is connected to a word line, is controlled by a low decoding signal generated from the low decoder, inputs a boosting voltage through a predetermined discharge path, and inputs a word line boosting voltage to drive the word line; and a controller which is connected to the word line discharge path, and inputs a burn-in enable signal and the boosting voltage. In case of a normal mode, the word line is enabled by the word line boosting voltage. In case of a burn-in mode, a burn-in voltage being higher than the boosting voltage is applied to the word line through the discharge path. Accordingly, the wafer burn-in test circuit screens a defective cell by performing a burn-in test in a wafer state without regard to a word line structure, screens a defective cell before repairing, increases a production yield, and decreases a production cost. The circuit performs a word line pull-up by using a transistor performing a pull-down function In a normal mode, thereby reducing a layout area.

Abstract translation: 一种用于半导体存储器件的晶片老化测试电路包括：连接到字线的字线驱动器由低解码器产生的低解码信号控制，通过预定放电路径输入升压电压，以及 输入字线升压电压驱动字线; 以及连接到字线放电路径的控制器，并输入老化使能信号和升压电压。 在正常模式的情况下，字线由字线升压电压使能。 在老化模式的情况下，高于升压电压的老化电压通过放电路径被施加到字线。 因此，晶片老化测试电路通过在晶片状态下执行老化测试来屏蔽有缺陷的单元，而不考虑字线结构，在修复之前屏蔽缺陷单元，提高生产成本，并降低生产成本。 该电路通过使用执行下拉功能的晶体管来执行字线上拉。在正常模式下，由此减小布局面积。