公开(公告)号：KR100782481B1

公开(公告)日：2007-12-05

申请号：KR1020050075913

申请日：2005-08-18

Applicant: 삼성전자주식회사

Inventor： 박인수 ,  이재형

IPC: G06F1/04

CPC classification number: G06F1/04 ,  G06F1/10 ,  H03K5/1565

Abstract: 본 발명은 클럭 신호 드라이버 및 이를 구비하는 클럭 신호 제공 회로를 공개한다. 그 클럭 신호 드라이버는 클럭 신호 및 상보 클럭 신호를 수신하고, 클럭 신호는 버퍼링하고 상보 클럭 신호의 위상을 반전한 후, 버퍼링된 클럭 신호와 반전된 상보 클럭 신호의 위상차이를 보간하여 내부 클럭 신호를 생성하는 내부 클럭 드라이버부와, 클럭 신호 및 상보 클럭 신호를 수신하고, 클럭 신호의 위상을 반전하고, 상보 클럭 신호는 버퍼링한 후, 반전된 클럭 신호와 버퍼링된 상보 클럭 신호의 위상차이를 보간하여 상보 내부 클럭 신호를 생성하는 상보 내부 클럭 드라이버부를 구비하는 것을 특징으로 한다. 따라서, 50%의 듀티 싸이클을 가지는 클럭 신호가 클럭 전송 라인쌍을 거치면서 왜곡된 듀티 싸이클을 가지게 되더라도 클럭 신호 드라이버가 클럭 신호쌍의 듀티 싸이클이 다시 50%가 되도록 보정하여 준다. 이에 메모리 장치가 타이밍 마진을 안정적으로 확보할 수 있도록 한다.

Abstract translation: 本发明公开了一种时钟信号驱动器和具有该时钟信号驱动器的时钟信号提供电路。 时钟信号驱动器接收时钟信号和互补时钟信号，缓冲时钟信号，反转互补时钟信号的相位，内插缓冲时钟信号和反相互补时钟信号之间的相位差， 内部时钟驱动器单元，用于接收时钟信号和互补时钟信号;反转时钟信号的相位;缓冲互补时钟信号;以及内插反相时钟信号和缓冲互补时钟信号之间的相位差 以及用于产生互补内部时钟信号的互补内部时钟驱动器部分。 因此，给出了具有占空比的时钟信号的甚至50％具有扭曲的占空比经过时钟传输线对时钟信号驱动器，使得再次时钟信号对占空比50％的校正。 因此，存储器件可以稳定地保证时序余量。

公开(公告)号：KR1020070012999A

公开(公告)日：2007-01-30

申请号：KR1020050067289

申请日：2005-07-25

Applicant: 삼성전자주식회사

Inventor： 손영수 ,  이재형

IPC: H03L7/08 ,  H03L1/00

CPC classification number: H03L7/107 ,  H03L7/081 ,  H03L7/0893 ,  H03L7/0895 ,  H03L7/093

Abstract: A process-insensitive phase locked loop circuit and a self biasing method thereof are provided to prevent a loop stability from deteriorating by maintaining a constant ratio between a bandwidth of loop and a zero of loop. In a phase locked loop circuit, a phase frequency detector(21) generates an up signal(UP) and a down signal(DN) by comparing an input clock signal(ICLK) with a feedback clock signal(FCLK). A main charge pump circuit(22) supplies a charge to a loop filter capacitor(Cp) connected to an output terminal in response to the up signal(UP) and the down signal(DN). A first amplifier(24) amplifies a voltage of the loop filter capacitor(Cp) and outputs the amplified voltage. An auxiliary charge pump circuit(23) supplies the charge to an output terminal of the first amplifier(24) in response to the up signal(UP) and the down signal(DN). A second amplifier(25) amplifies the output voltage of the first amplifier(24) and outputs the amplified voltage. A voltage control oscillator(26) generates an oscillation clock signal(OCLK) in response to the output voltage of the second amplifier(25). A frequency divider(28) generates the feedback clock signal(FCLK) by dividing the oscillation clock signal(OCLK). A bias circuit(29) generates a first bias current(In) by an NMOS transistor, a second bias current by a PMOS transistor, and a third bias(In+Ip) current by adding the first(In) and second bias currents in response to the output voltage of the second amplifier(25). The first bias current(In) is supplied as a bias current of the main charge pump circuit(22) and the auxiliary charge pump circuit(23) and the third bias current(In+Ip) is supplied as a bias current of the first amplifier(24).

Abstract translation: 提供了一种过程不敏感的锁相环电路及其自偏置方法，以通过保持环路带宽和环路零点之间的恒定比例来防止环路稳定性恶化。 在锁相环电路中，相位频率检测器（21）通过将输入时钟信号（ICLK）与反馈时钟信号（FCLK）进行比较来产生上升信号（UP）和下降信号（DN）。 主电荷泵电路（22）响应于上升信号（UP）和下降信号（DN）向连接到输出端子的环路滤波电容器（Cp）提供电荷。 第一放大器（24）放大环路滤波电容器（Cp）的电压并输出放大的电压。 响应于上升信号（UP）和下降信号（DN），辅助电荷泵电路（23）将电荷提供给第一放大器（24）的输出端。 第二放大器（25）放大第一放大器（24）的输出电压并输出放大电压。 电压控制振荡器（26）响应于第二放大器（25）的输出电压产生振荡时钟信号（OCLK）。 分频器（28）通过分频振荡时钟信号（OCLK）产生反馈时钟信号（FCLK）。 偏置电路（29）通过NMOS晶体管产生第一偏置电流（In），通过PMOS晶体管产生第二偏置电流，并且通过将第一偏置电流（In）和第二偏置电流（In + Ip） 响应于第二放大器（25）的输出电压。 第一偏置电流（In）作为主电荷泵电路（22）和辅助电荷泵电路（23）的偏置电流提供，并且第三偏置电流（In + Ip）作为第一偏置电流 放大器（24）。

公开(公告)号：KR100594208B1

公开(公告)日：2006-07-03

申请号：KR1019990057622

申请日：1999-12-14

Applicant: 삼성전자주식회사

Inventor： 이재형

IPC: G11C11/40

Abstract: 데이터 신호의 기울기가 완만해지는 것을 방지할 수 있는 메모리 시스템의 인터페이스 방식이 개시된다. 본 발명은 다수개의 반도체 메모리 장치들 및 메모리 콘트롤러를 포함하며 반도체 메모리 장치들과 메모리 콘트롤러와의 데이터의 전송 관계를 제어하는 메모리 시스템의 인터페이스 방식에 있어서, 메모리 시스템 상의 전원전압에 연결되고 데이터의 전압범위를 한정시키는 터미네이티드 저항(Vterm)과, 메모리 시스템 상에 메모리 콘트롤러와 반도체 메모리 장치 사이의 데이터 라인 상에 연결되는 직렬 터미네이티드 저항(Rs)과, 반도체 메모리 장치 내에 직렬 터미네이티드 저항과 상기 반도체 메모리 장치 내 출력 버퍼 사이에 연결되는 내장된 직렬 터미네이티드 저항(Ri)을 구비한다. 따라서, 본 발명의 메모리 시스템 인터페이스 방식은 데이터 기울기의 완만해짐을 방지하고 메모리 시스템의 구성이 간단해지고 경비절감 효과도 가져온다.

公开(公告)号：KR100429888B1

公开(公告)日：2004-05-03

申请号：KR1020020038893

申请日：2002-07-05

Applicant: 삼성전자주식회사

Inventor： 배일만 ,  이재형 ,  김재훈

IPC: G11C7/00

CPC classification number: G11C7/20

Abstract: A method for generating an initializing signal capable of preventing inner circuits installed in a semiconductor memory device from being initially unstably operated due to the application of external electric power. The method includes the steps of: (a) receiving a precharge command for precharging the semiconductor memory device; (b) activating the initializing signal to a first level in response to the received precharge command; (c) receiving a refresh command for refreshing the semiconductor memory device after receipt of the precharge command; (d) receiving a mode set command for setting an operational mode of the semiconductor memory device after receipt of the refresh command; and (e) deactivating the initializing signal to a second level in response to the received mode set command.

Abstract translation: 一种用于产生初始化信号的方法，所述初始化信号能够防止安装在半导体存储器件中的内部电路由于施加外部电力而最初不稳定地操作。 该方法包括以下步骤：（a）接收用于预充电半导体存储器件的预充电命令; （b）响应于所接收的预充电命令，将初始化信号激活到第一电平; （c）在接收预充电命令之后接收刷新半导体存储器件的刷新命令; （d）在接收到刷新命令之后，接收用于设置半导体存储器件的操作模式的模式设置命令; 以及（e）响应于所接收的模式设置命令，将初始化信号去激活到第二电平。

公开(公告)号：KR1020020096338A

公开(公告)日：2002-12-31

申请号：KR1020010034739

申请日：2001-06-19

Applicant: 삼성전자주식회사

Inventor： 이재형

IPC: H01L27/04

Abstract: PURPOSE: A semiconductor integrated circuit device is provided to reduce influence of coupling noise by vertically forming a signal line, and to decrease a difference between a real RC value and a calculated value by connecting a dummy pattern with a power line for supplying a ground voltage instead of a floating state. CONSTITUTION: The semiconductor integrated circuit device includes a plurality of unit cells(10,20). At least two unit cells out of the plurality of unit cells are electrically connected to each other through the first and second signal line. The first signal line is used to transmit a signal of a small swing, and the second signal line is used to transmit a rail-to-rail swing signal. The layout of the second signal line is perpendicular to that of the first signal line.

Abstract translation: 目的：提供一种半导体集成电路器件，用于通过垂直形成信号线来减小耦合噪声的影响，并且通过将虚拟图案与用于提供接地电压的电源线连接来减小实际RC值与计算值之间的差异 而不是浮动状态。 构成：半导体集成电路装置包括多个单电池（10,20）。 多个单元电池中的至少两个单位电池通过第一和第二信号线彼此电连接。 第一信号线用于发送小摆动的信号，第二信号线用于发送轨至轨摆动信号。 第二信号线的布局垂直于第一信号线的布局。

公开(公告)号：KR100228524B1

公开(公告)日：1999-11-01

申请号：KR1019960038705

申请日：1996-09-06

Applicant: 삼성전자주식회사

Inventor： 조성규 ,  이재형

IPC: G11C5/14

Abstract: 본 발명은 서브 워드라인 구동회로와 그의 출력을 입력으로 하는 메인 워드라인 구동회로를 가지고 칩의 소모 전력을 감소하기 위한 반도체 메모리 장치의 워드라인 구동회로에 관한 것으로, 디코더로부터의 블럭선택신호와 디코딩된 로우어드레스 신호에 응답하여 인가되는 외부전원전압에 따라 논리 조합되어 제1전원라인과 제2전원라인으로 소비전력을 최소화하기 위하여 상기 외부전원전압을 제공하기 위한 워드라인 구동제어회로와, 상기 제1전원라인 또는 제2전원라인과 접속되어 상기 외부전원전압을 입력으로 하고, 인가되는 승압전원전압 또는 외부전원전압에 따라 논리 조합되어 각각의 셀어레이블럭의 워드라인과 접속된 SWD회로에 논리 조합된 상기 승압전원전압 또는 외부전원전압을 제공하여 워드라인의 저장 캐패시터를 구동하고 비� �라인으로 풀데이타를 출력하기 위한 메인 워드라인 구동회로를 포함한다.

公开(公告)号：KR100185643B1

公开(公告)日：1999-04-15

申请号：KR1019960032643

申请日：1996-08-05

Applicant: 삼성전자주식회사

Inventor： 이재형

IPC: G11C29/00

Abstract: 본 발명은 여분의 트랜지스터(Transistor)로서 워드라인(Word Line)의 인에이블(Enable)과 디세이블(Disable)을 제어함으로써 최소의 핀(Pin)수로 다양한 모드(Mode)의 테스트(Test)를 실시할 수 있는 스트레스전압(Stress Voltage) 인가장치에 관한 것이며, 본 발명의 목적은 최소한의 핀을 이용하여 레이아웃 면적의 손실없이 메모리 셀에 스트레스전압을 인가하여 위크 비트를 스크린할 수 있는 스트레스전압 인가장치 및 그 인가방법을 제공함에 있다. 이러한 목적을 달성하기 위한 기술적 사상에 따르면, 다수개의 비트라인 또는 상보비트라인에 연결된 메모리 셀들과, 상기 메모리 셀에 데이타를 기입 또는 독출하는 동작을 제어하기 위한 메모리 셀 트랜지스터들과, 상기 메모리 셀들의 게이트에 각기 접속된 다수개의 워드라인들과, 상기 비트라인과 상보비트라인을 센싱 증폭하여 디벨롭하기 위한 다수의 비트라인 센스앰프들과, 상기 비트라인과 상보비트라인을 프리차아지하기 위한 다수의 등화트랜지스터들을 구비하는 반도체 메모리 장치의 스트레스전압 인가장치는 상기 등화트랜지스터들의 일측에 접속된 패드와, 상기 게이트 신호들을 조합하여 웨이퍼 번인모드와 노말모드에 대한 제어신호를 출력하는 논리회로를 구비하여 웨이퍼상태에서 워드라인들중 짝수번째 워드라인과 홀수번째 � �드라인을 번갈아 가며 상기 게이트신호를 통해 인에이블하고 상기 패드를 통해 스트레스전압을 상기 메모리 셀에 인가하는 것을 특징으로 한다.

公开(公告)号：KR100164796B1

公开(公告)日：1999-02-01

申请号：KR1019950013562

申请日：1995-05-27

Applicant: 삼성전자주식회사

Inventor： 이재형

IPC: G11C11/407

Abstract: 1. 청구범위에 기재된 발명이 속하는 기술 분야 :
본 발명은 반도체 메모리 장치의 벌크전압 인가회로 및 벌크전압 인가방법에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제 :
종래의 반도체 메모리 장치에서는 트랜지스터들의 드레시홀드전압이 고정되어 제조되므로 비활성상태에서 전력소비가 작으면서 활성상태에서 동작속도가 빠른 반도체 메모리장치를 구현하기가 어려웠다.
3. 발명의 해결방법의 요지 :
본 발명에서는 활성 및 비활성상태에 따라 피모오스 트랜지스터의 벌크로 인가되는 전압레벨을 다르게 하는 반도체 메모리 장치의 벌크전압 인가회로를 구현하여 트랜지스터들의 드레스홀드값을 조정가능하게 하므로서 상기 두가지 측면을 모두 만족하는 반도체 메모리 장치를 구현하였다.
4. 발명의 중요한 용도 :
비활성시 전력소비가 줄어들고 활성시 동작속도가 빠른 반도체 메모리 장치가 제공되므로써 효과적인 동작을 하는 반도체 메모리 장치가 구현된다.

公开(公告)号：KR1019980066729A

公开(公告)日：1998-10-15

申请号：KR1019970002426

申请日：1997-01-28

Applicant: 삼성전자주식회사

Inventor： 이재형

IPC: H01L21/225

Abstract: 반도체 장치의 웰 형성 공정시 기판 실리콘과 전혀 반응하지 않게하여 원하지 않는 현상을 방지할 수 있는 반도체 장치의 웰 드라이브-인 방법을 개시한다.
반도체 장치의 웰 형성 방법에 있어서, 웰 드라이브-인 공정시 분위기로서 질소가스 대신에 비활성기체를 사용하는 것을 특징으로 하는 반도체 장치의 웰 드라이브-인 방법을 제공한다.
상기 비활성기체로는 아르곤을 사용하는 것이 바람직하다.
따라서, 본 발명에 의하면 질소(N
2 ) 대신 비활성기체인 아르곤(Ar)을 웰 드라이브 인 공정에 사용함으로써 비활성인 아르곤이 실리콘과 전혀 반응하지 않게되어 원하지 않는 현상을 방지할 수 있다.

公开(公告)号：KR1019980065701A

公开(公告)日：1998-10-15

申请号：KR1019970000814

申请日：1997-01-14

Applicant: 삼성전자주식회사

Inventor： 이재형

IPC: G11C11/407 ,  H03K19/094

Abstract: 본 발명은 반도체 메모리 장치의 출력 회로에 관한 것으로, 데이터를 출력하는 출력 수단 및 상기 출력 수단에 연결되어 상기 데이터가 출력될 때 외부 신호에 상기 데이터와 동시에 제어 신호를 출력하는 제어부를 구비함으로써 고성능 시스템에서는 성능이향상되고 저성능 시스템에서는 양립성이 유지된다.