-
公开(公告)号：KR100655075B1
公开(公告)日：2006-12-08
申请号：KR1020050026413
申请日：2005-03-30
Applicant: 삼성전자주식회사
IPC: G11C29/00
Abstract: 반도체 장치의 동작시 상기 반도체 장치 내의 특정 포인트의 전압을 모니터링하기 위한 모니터링 장치가 개시된다. 그러한 전압 모니터링 장치는 모니터링 포인트를 지정하기 위한 디코딩 신호를 입력하여 모니터링 신호를 출력하기 위한 패드부와, 상기 패드부로부터 디코딩 신호를 수신하여 상기 모니터링 포인트를 지정하는 디코더 출력 신호를 생성하기 위한 디코더부와, 상기 디코더 출력 신호에 의해 턴온되어 상기 모니터링 포인트의 전압에 대응되는 신호를 상기 패드부로 인가하기 위한 포인트 전압 전달부를 구비한다. 그리하여, 본 발명은 개선된 반도체 장치의 전압 모니터링 장치를 제공함으로써, 종래의 반도체 장치 내에서의 전압 강하 측정에 있어서 측정하고자 하는 포인트당 하나씩의 모니터링 패드가 요구되는 문제가 감소되며, 특히 JTAG 회로가 탑재된 반도체 장치의 경우에 있어서는 패키지 상에서 테스트할 경우에도 전용 테스트 핀을 추가함이 없이 원하는 포인트의 전압 강하를 모니터링할 수 있는 효과를 갖는다.
반도체 장치, 패드, 전압 모니터링, JTAG-
公开(公告)号：KR100652398B1
公开(公告)日：2006-12-01
申请号：KR1020050009103
申请日：2005-02-01
Applicant: 삼성전자주식회사
IPC: H03K19/0175
CPC classification number: H03K19/0005
Abstract: 공정의 변화에도 민감하지 않으며 패드 전압에 관계없이 일정한 출력 임피던스를 가지는 출력 임피던스회로 및 상기 출력 임피던스회로를 구비하는 출력버퍼회로를 개시한다. 상기 출력 임피던스회로는, 출력스테이지 및 임피던스 제어 스테이지를 구비한다. 상기 출력 스테이지는, DC 바이어스 전압에 대응되는 상기 출력신호를 출력단자를 통하여 출력하며, 상기 임피던스 제어 스테이지는, 상기 출력신호에 응답하여 상기 출력 스테이지에 흐르는 전류를 제어한다. 상기 출력 스테이지는, 저항성분, 제1모스트랜지스터를 구비한다. 상기 저항성분은, 일 단자가 상기 출력단자에 연결된다. 상기 제1모스트랜지스터는, 일 단자가 상기 저항성분의 다른 일 단자에 연결되고, 다른 일 단자가 전원전압에 연결되며, 게이트에 상기 입력신호가 인가된다.
-
公开(公告)号：KR1020060112011A
公开(公告)日：2006-10-31
申请号：KR1020050034348
申请日：2005-04-26
Applicant: 삼성전자주식회사
IPC: H03L7/00 , G11C11/407
CPC classification number: H03L7/0814 , H03L7/07
Abstract: A delay lock loop circuit and a method for generating transmitter core clock signals are provided to reduce the errors by not using the DCC circuit and to facilitate control by controlling a phase multiplexer circuit and a phase interpolator circuit as the same control signal. In a delay lock loop circuit, a delay circuit unit(210) outputs a plurality of reference clock signals having different phases by delaying an external clock signal through a plurality of delay units formed as a chain shape. A transmitter core clock signal generating unit(300) independently generates transmitter core clock signals of the half number of the reference clock signals by independently selecting and controlling the two reference signals among the plurality of reference clock signals, wherein the transmitter core clock signals have different phases and the same cycle with the external clock signal.
Abstract translation: 提供延迟锁定环电路和用于产生发射机核心时钟信号的方法，以通过不使用DCC电路来减少误差，并且通过控制相位多路复用器电路和相位内插器电路作为相同的控制信号来促进控制。 在延迟锁定环电路中，延迟电路单元（210）通过将形成为链形的多个延迟单元延迟外部时钟信号来输出具有不同相位的多个参考时钟信号。 发射机核心时钟信号发生单元（300）通过独立地选择和控制多个参考时钟信号中的两个参考信号来独立地生成半个参考时钟信号的发射机核心时钟信号，其中发射机核心时钟信号具有不同的 相位和周期与外部时钟信号相同。
-
公开(公告)号：KR1020060104334A
公开(公告)日：2006-10-09
申请号：KR1020050026413
申请日：2005-03-30
Applicant: 삼성전자주식회사
IPC: G11C29/00
CPC classification number: G11C29/50 , G11C29/12005 , G11C29/1201 , G11C29/48
Abstract: 반도체 장치의 동작시 상기 반도체 장치 내의 특정 포인트의 전압을 모니터링하기 위한 모니터링 장치가 개시된다. 그러한 전압 모니터링 장치는 모니터링 포인트를 지정하기 위한 디코딩 신호를 입력하여 모니터링 신호를 출력하기 위한 패드부와, 상기 패드부로부터 디코딩 신호를 수신하여 상기 모니터링 포인트를 지정하는 디코더 출력 신호를 생성하기 위한 디코더부와, 상기 디코더 출력 신호에 의해 턴온되어 상기 모니터링 포인트의 전압에 대응되는 신호를 상기 패드부로 인가하기 위한 포인트 전압 전달부를 구비한다. 그리하여, 본 발명은 개선된 반도체 장치의 전압 모니터링 장치를 제공함으로써, 종래의 반도체 장치 내에서의 전압 강하 측정에 있어서 측정하고자 하는 포인트당 하나씩의 모니터링 패드가 요구되는 문제가 감소되며, 특히 JTAG 회로가 탑재된 반도체 장치의 경우에 있어서는 패키지 상에서 테스트할 경우에도 전용 테스트 핀을 추가함이 없이 원하는 포인트의 전압 강하를 모니터링할 수 있는 효과를 갖는다.
반도체 장치, 패드, 전압 모니터링, JTAG-
公开(公告)号：KR1020060088270A
公开(公告)日：2006-08-04
申请号：KR1020050009103
申请日：2005-02-01
Applicant: 삼성전자주식회사
IPC: H03K19/0175
CPC classification number: H03K19/0005
Abstract: 공정의 변화에도 민감하지 않으며 패드 전압에 관계없이 일정한 출력 임피던스를 가지는 출력 임피던스회로 및 상기 출력 임피던스회로를 구비하는 출력버퍼회로를 개시한다. 상기 출력 임피던스회로는, 출력스테이지 및 임피던스 제어 스테이지를 구비한다. 상기 출력 스테이지는, DC 바이어스 전압에 대응되는 상기 출력신호를 출력단자를 통하여 출력하며, 상기 임피던스 제어 스테이지는, 상기 출력신호에 응답하여 상기 출력 스테이지에 흐르는 전류를 제어한다. 상기 출력 스테이지는, 저항성분, 제1모스트랜지스터를 구비한다. 상기 저항성분은, 일 단자가 상기 출력단자에 연결된다. 상기 제1모스트랜지스터는, 일 단자가 상기 저항성분의 다른 일 단자에 연결되고, 다른 일 단자가 전원전압에 연결되며, 게이트에 상기 입력신호가 인가된다.
-
Patent Agency Ranking
公开(公告)号：KR100558554B1
公开(公告)日：2006-03-10
申请号：KR1020040000860
申请日：2004-01-07
Applicant: 삼성전자주식회사
IPC: G11C11/40
CPC classification number: H03L7/0812 , H03K5/133 , H03K5/135
Abstract: 본 발명은 정확한 동기를 위한 내부 클럭 발생장치에 관한 것으로, 본 발명에 따른 내부 클럭 발생장치는, 제1기준 클럭 신호를 출력하는 입력 버퍼 회로와; 상기 제1기준 클럭 신호를 지연시켜 출력하는 딜레이 보상회로와; 지연된 클럭 신호를 정방향으로 순차적으로 지연시켜 지연 클럭 신호들을 각각 출력하는 정방향 딜레이 어레이와; 상기 제1기준 클럭 신호에 응답하여 발생된 제2기준 클럭 신호를 인가하는 복수 개의 로컬 클럭 드라이버들과; 제2기준 클럭 신호와 동기된 지연 클럭 신호를 검출하여 출력하는 미러 제어 회로와; 상기 미러 제어 회로에 의해서 검출되어 출력된 상기 지연 클럭 신호를 역방향으로 순차적으로 지연시켜 지연 클럭 신호를 출력하는 역방향 딜레이 어레이와; 상기 역방향 딜레이 어레이의 지연 클럭 신호를 버퍼링하여 내부 클럭 신호를 발생시키는 출력 버퍼 회로를 구비한다. 본 발명에 따르면, 기준 클럭신호의 지연 및 왜곡을 최소화하여 정확히 외부 클럭 신호와 동기되는 내부 클럭 신호가 발생된다.
외부 클럭, 로컬 클럭 드라이버, 로딩 커패시턴스, 내부 클럭, 기준 클럭,-
公开(公告)号：KR100532508B1
公开(公告)日：2005-11-30
申请号：KR1020040016797
申请日：2004-03-12
Applicant: 삼성전자주식회사
IPC: G11C15/00
CPC classification number: G11C15/04
Abstract: 고속 동작이 가능한 캠이 개시된다. 본 발명의 실시예에 따른 캠은 비트라인과 반전 비트라인을 구비하는 비트라인 쌍, 제 1 메모리 셀, 제 2 메모리 셀, 매치 라인, 제 1 비교부 및 제 2 비교부를 구비한다. 제 1 메모리 셀은 데이터를 저장하는 제 1 저장부와, 상기 비트라인 쌍과 상기 제 1 저장부를 연결하고 상기 비트라인 쌍을 통하여 입력되는 상기 데이터를 상기 제 1 저장부로 인가하는 제 1 연결 수단들을 구비한다. 제 2 메모리 셀은 데이터를 저장하는 제 2 저장부와, 상기 비트라인 쌍과 상기 제 2 저장부를 연결하고 상기 비트라인 쌍을 통하여 입력되는 상기 데이터를 상기 제 2 저장부로 인가하는 제 2 연결 수단들을 구비한다. 제 1 비교부는 상기 매치 라인과 상기 제 1 저장부에 연결되며 서치 라인을 통하여 입력되는 서치 데이터와 상기 제 1 저장부에 저장되는 상기 데이터에 응답하여 상기 매치 라인을 소정의 제 1 전압에 연결시키거나 차단한다. 제 2 비교부는 상기 매치 라인과 상기 제 2 저장부에 연결되며 반전 서치 라인을 통하여 입력되는 상기 서치 데이터와 상기 제 2 저장부에 저장되는 상기 데이터에 응답하여 상기 매치 라인을 상기 제 1 전압에 연결시키거나 차단한다. 본 발명에 따른 캠 및 메모리 어레이는 캠의 비교 동작과 데이터의 독출 및 기입 동작을 분리시켜 캠의 동작 속도를 개선시키고 서치 데이터에 의해서 매치 라인의 전압 레벨이 흔들리는 문제를 해결하는 장점이 있다.
-
公开(公告)号：KR100528472B1
公开(公告)日：2005-11-15
申请号：KR1020030015761
申请日：2003-03-13
Applicant: 삼성전자주식회사
IPC: G11C11/40
CPC classification number: G11C29/12015 , G11C7/1072 , G11C7/222 , G11C7/225 , G11C29/14
Abstract: 여기에 개시되는 반도체 메모리 장치는 어드레스 클록 신호에 응답하여 외부 어드레스를 입력받는 어드레스 입력 회로와; 어드레스 입력 회로로부터의 어드레스에 응답하여 메모리 셀들을 선택하는 선택 회로와; 제 1 및 제 2 데이터 클록 신호들에 응답하여 독출 회로로부터의 데이터를 외부로 출력하는 데이터 출력 회로와; 그리고 외부 클록 신호 및 그의 상보 클록 신호에 응답하여 어드레스 클록 신호와 제 1 및 제 2 데이터 클록 신호들을 발생하는 내부 클록 발생 회로를 포함한다. 내부 클록 발생 회로는 테스트 모드시 외부 클록 신호의 2배 주기를 갖는 어드레스 클록 신호 및 제 1 및 제 2 데이터 클록 신호들을 발생한다.
-
公开(公告)号：KR1020050089499A
公开(公告)日：2005-09-08
申请号：KR1020040014953
申请日：2004-03-05
Applicant: 삼성전자주식회사
IPC: G11C7/10
CPC classification number: H03K3/356139
Abstract: 안정된 출력 스윙 폭과 안정된 지연 시간을 가지는 증폭 회로가 개시된다. 본 발명의 실시예에 따른 증폭 회로는 제 1 바이어스부, 제 2 바이어스부, 비교부 및 증폭부를 구비한다. 제 1 바이어스부는 소정의 전압 레벨을 유지하는 내부 기준 신호에 응답하여 제 1 전류의 전류 량을 일정하게 유지시킨다. 제 2 바이어스부는 외부 기준 신호를 수신하고 제어 전압에 응답하여 제 2 전류의 전류 량이 상기 제 1 전류의 전류량과 동일하도록 제어한다. 비교부는 제 1 노드의 전압 레벨과 제 2 노드의 전압 레벨을 비교하고 비교 결과에 따라 상기 제어 전압의 전압 레벨을 제어한다. 증폭부는 외부 입력 신호와 상기 외부 기준 신호의 전압 레벨을 비교하고 그 차이를 증폭하여 출력하며 상기 제어 전압에 응답하여 상기 외부 기준 신호의 레벨이 변화되더라도 제 3 전류의 전류 량이 상기 제 1 전류의 전류 량과 동일하도록 제어한다. 본 발명에 따른 증폭 회로 및 데이터 수신 회로는 외부 입력 신호 또는 외부 기준 신호의 전압 레벨의 변화에 무관하게 일정한 출력 스윙 폭과 일정한 지연 시간을 유지할 수 있는 장점이 있다.
-
公开(公告)号：KR1020050076285A
公开(公告)日：2005-07-26
申请号：KR1020040004208
申请日：2004-01-20
Applicant: 삼성전자주식회사
IPC: G11C11/40
CPC classification number: G11C7/1087 , G11C7/1072 , G11C7/1078 , G11C7/1093 , G11C7/1096 , G11C7/222 , G11C11/413
Abstract: A method and circuit for sampling and writing data in a double data rate (DDR) memory device, capable of securing sufficient setup and hold margins regardless of the operation frequency. Transferring first and second sampled input data to a first path using a first path control signal. Transferring third and fourth sampled input data to a second path using a second path control signal. The first and second path control signals are one half-cycle out of phase. First to fourth data are successively sampled in synchronization with a rising or falling edge of a first external clock signal; The sampled first data is linked onto a first path and the sampled second data is linked onto a second path in response to the first path control signal (generated in synchronization with a falling edge of the external clock signal); the first data on the first path and the second data on the second path are written to the memory cells in response to a write clock signal.
-
-
-
-
-
-
-
-
-
Search Results
121
records
(took 0.027 seconds)
